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Text File  |  2000-06-30  |  5KB  |  118 lines
  1. ;=================================================================
  2. ;
  3. ;    This file contains all of the EQUals for the internal
  4. ;    workings of the Z280 mpu.
  5. ;
  6. ;    Written by Daniel A. Jacobs    Mar. 13 1988
  7. ;
  8. ;==================================================================
  9.  
  10. ; Master Control Register (MCR) equals:     Z280 manual    Page 5-77
  11.  
  12. MSR    EQU    0    ; Master Status Register    Page 3-4
  13. ISR    EQU    16H    ; Interrupt Status Reg.        Page 3-4 & 3-5
  14. ITV    EQU    6    ; Interrupt/Trap Vector
  15.             ;table pointer            Page 3-5 & 6-11
  16. IOP    EQU    8    ; I/O Page register    *    Page 3-5
  17. BTI    EQU    0FFH    ; Bus Timing and
  18.             ;Initialization reg.    *    Page 3-1 & 3-2
  19. BTC    EQU    2    ; Bus Timing and
  20.             ;Control register    *    Page 3-2
  21. SLR    EQU    4    ; Stack Limit Register        Page 3-6
  22. TCR    EQU    10H    ; Trap Control Reg.    *    Page 3-5 & 3-6
  23. CCR    EQU    12H    ; Cache Control Reg.    *    Page 3-3 & 3-4
  24. LAR    EQU    14H    ; Local (global)
  25.             ;Address Register    *    Page 3-3
  26.  
  27. ; (*) = 8 bit registers
  28. ; Interrupt/Trap Vector Table pointer format is on    Page 6-11
  29.  
  30. ;----------------------------------------------------------------------
  31.  
  32. ; Memory Management Unit (MMU) equals:     Z280 manual    Page 7-6
  33.  
  34. MMUP    EQU    0FFH    ; MMU Page I/O
  35. MMCR    EQU    0F0H    ; MMU Master Control Reg.    Page 7-5
  36. PDR    EQU    0F1H    ; Page Descripter Reg. pointer    Page 7-2 & 7-5
  37. DSP    EQU    0F5H    ; Descriptor Select Port    Page 7-6
  38. BMP    EQU    0F4H    ; Block Move Port        Page 7-6
  39. IP    EQU    0F2H    ; Invalidation Port        Page 7-6
  40.  
  41. ;---------------------------------------------------------------------
  42.  
  43. ; Refresh Rate Register (RRR) eguals:    Z280 manual    Page 9-1
  44.  
  45. RRRP    EQU    0FFH    ; RRR Page I/O
  46. RRR    EQU    0E8H    ; Refresh Rate Register        Page 9-1
  47.  
  48. ;---------------------------------------------------------------------
  49.  
  50. ; Counter Timers (CT) eguals:        Z280 manual    Page 9-7
  51.  
  52. CTP    EQU    0FEH    ; CT Page I/O
  53.  
  54. CR0    EQU    0E0H    ; Configuration reg. for CT/0    Page 9-5
  55. CR1    EQU    0E8H    ; Configuration reg. for CT/1    Page 9-5
  56. CR2    EQU    0F8H    ; Configuration reg. for CT/2    Page 9-5
  57.  
  58. CS0    EQU    0E1H    ; Command Status reg for CT/0    Page 9-6
  59. CS1    EQU    0E9H    ; Command Status reg for CT/1    Page 9-6
  60. CS2    EQU    0F9H    ; Command Status reg for CT/2    Page 9-6
  61.  
  62. TC0    EQU    0E2H    ; Time Constant reg. for CT/0    Page 9-6
  63. TC1    EQU    0EAH    ; Time Constant reg. for CT/1    Page 9-6
  64. TC2    EQU    0FAH    ; Time Constant reg. for CT/2    Page 9-6
  65.  
  66. CT0    EQU    0E3H    ; Count Time reg.    for CT/0    Page 9-6
  67. CT1    EQU    0EBH    ; Count Time reg.    for CT/1    Page 9-6
  68. CT2    EQU    0FBH    ; Count Time reg.    for CT/2    Page 9-6
  69.  
  70. ;---------------------------------------------------------------------
  71.  
  72. ; Direct Memory Access (DMA) eguals:    Z280 manual    Page 9-15
  73.  
  74. DMAP    EQU    0FFH    ; DMA Page I/O
  75. DMCR    EQU    1FH    ; DMA Master Control Register    Page 9-13 & 9-14
  76.  
  77. DAL0    EQU    0    ; Destination Address Low DMA0    Page 9-14 & 9-15
  78. DAL1    EQU    8    ; Destination Address Low DMA1    Page 9-14 & 9-15
  79. DAL2    EQU    10H    ; Destination Address Low DMA2    Page 9-14 & 9-15
  80. DAL3    EQU    18H    ; Destination Address Low DMA3    Page 9-14 & 9-15
  81.  
  82. DAH0    EQU    2    ; Destination Address High DMA0    Page 9-14 & 9-15
  83. DAH1    EQU    9    ; Destination Address High DMA1    Page 9-14 & 9-15
  84. DAH2    EQU    11H    ; Destination Address High DMA2    Page 9-14 & 9-15
  85. DAH3    EQU    19H    ; Destination Address High DMA3    Page 9-14 & 9-15
  86.  
  87. SAL0    EQU    2    ; Source Address Low DMA0    Page 9-14 & 9-15
  88. SAL1    EQU    0AH    ; Source Address Low DMA1    Page 9-14 & 9-15
  89. AL2    EQU    12H    ; Source Address Low DMA2    Page 9-14 & 9-15
  90. SAL3    EQU    1AH    ; Source Address Low DMA3    Page 9-14 & 9-15
  91.  
  92. SAH0    EQU    3    ; Source Address High DMA0    Page 9-14 & 9-15
  93. SAH1    EQU    0BH    ; Source Address High DMA1    Page 9-14 & 9-15
  94. SAH2    EQU    13H    ; Source Address High DMA2    Page 9-14 & 9-15
  95. SAH3    EQU    1BH    ; Source Address High DMA3    Page 9-14 & 9-15
  96.  
  97. CR0    EQU    4    ; Counter Register for DMA0    Page 9-14
  98. CR1    EQU    0CH    ; Counter Register for DMA1    Page 9-14
  99. CR2    EQU    14H    ; Counter Register for DMA2    Page 9-14
  100. CR3    EQU    1CH    ; Counter Register for DMA3    Page 9-14
  101.  
  102. TDR0    EQU    5    ; Transaction Descripter DMA0    Page 9-13 & 9-14
  103. TDR1    EQU    0DH    ; Transaction Descripter DMA1    Page 9-13 & 9-14
  104. TDR2    EQU    15H    ; Transaction Descripter DMA2    Page 9-13 & 9-14
  105. TDR3    EQU    1DH    ; Transaction Descripter DMA3    Page 9-13 & 9-14
  106.  
  107. ;----------------------------------------------------------------------
  108.  
  109. ; Universal Asynchronous Receiver/Transmitter (UART) eguals:   Page 9-20
  110.  
  111. UARTP    EQU    0FEH    ; UART Page I/O
  112. UCR    EQU    10H    ; UART Configuration Reg.    Page 9-18
  113. TCS    EQU    12H    ; Transmitter Control/Status    Page 9-19
  114. RCS    EQU    14H    ; Receiver Control/Status reg.    Page 9-20
  115. RDR    EQU    16H    ; Receiver Data Register
  116. TDR    EQU    18H    ; Transmitter Data Register
  117.  
  118. ;====================================================