home *** CD-ROM | disk | FTP | other *** search
/ The World of Computer Software / World_Of_Computer_Software-02-387-Vol-3of3.iso / t / twindv21.zip / TWIN.H < prev    next >
C/C++ Source or Header  |  1992-09-07  |  12KB  |  351 lines
  1. /****************************************************************************
  2. *
  3. *            COPYRIGHT 1990,91,92 BY GRACILIS INC.
  4. *
  5. *             623 Palace St.
  6. *             Aurora, Il. 60506
  7. *
  8. *             (708)-801-8800        Office
  9. *             (708)-844-0183        (FAX - Support BBS)
  10. *
  11. * GRACILIS, INC., MAKES NO REPRESENTATIONS ABOUT THE SUITABILITY OF THIS 
  12. * SOFTWARE FOR ANY PURPOSE.  
  13. *
  14. * THIS SOFTWARE IS PROVIDED "AS IS" WITHOUT EXPRESS OR IMPLIED WARRANTY.
  15. * 
  16. * Permission is granted for non-commercial use/distribution only, as long as
  17. * this copyright header is included intact and unaltered.
  18. *
  19. ******************************************************************************/
  20.  
  21.  
  22.  
  23. /********************************************************************
  24. *                        TWIN.H                                     *
  25. *                                                                   *
  26. * File: twin.h                                                      * 
  27. * Rev : 3.0                                                         *
  28. *                                                                   *
  29. *********************************************************************
  30. *
  31. *
  32. * DESCRIPTION: 
  33. * -----------
  34. * This section defines PackeTwin card's hardware interface regs etc.
  35. *
  36. *
  37. *
  38. *****************************************************************/
  39.  
  40. #define    PKTWIN_IO_BASE    0x230        /* default base address */
  41.  
  42. #define SCCB_CMD    0x00
  43. #define SCCB_DATA   0x01
  44. #define SCCA_CMD    0x02
  45. #define SCCA_DATA   0x03
  46. #define TMR_CNT0    0x04
  47. #define TMR_CNT1    0x05
  48. #define TMR_CNT2    0x06
  49. #define TMR_CTRL    0x07
  50.  
  51. /* READ ONLY REGS */
  52. #define INT_REG        0x08
  53. #define CLR_TMR1       0x09
  54. #define CLR_TMR2       0x0a
  55. #define SPARE_1        0x0b
  56.  
  57. /* WRITE ONLY REGS */
  58. #define    DMA_CFG        0x08
  59. #define    SERIAL_CFG     0x09
  60. #define    INT_CFG        0x09    /* port shared with serial config */
  61. #define    DMA_CLR_FF     0x0a
  62. #define    SPARE_2        0x0b
  63.  
  64.  
  65. /* INT_REG mask values for pending ints */
  66. #define PKTWIN_SCC_MSK  0x01
  67. #define PKTWIN_TMR1_MSK 0x02
  68. #define PKTWIN_TMR2_MSK 0x04
  69.  
  70.  
  71. /* SERIAL_CFG /  INT_CFG values */
  72. #define PKTWIN_DTRA_ON    0x01
  73. #define PKTWIN_DTRB_ON    0x02
  74. #define PKTWIN_EXTCLKA    0x04
  75. #define PKTWIN_EXTCLKB    0x08
  76. #define PKTWIN_LOOPA_ON   0x10
  77. #define PKTWIN_LOOPB_ON   0x20
  78. #define PKTWIN_EI         0x80
  79.  
  80.  
  81. /*=======================================================================
  82. DMA_CFG reg bit definitions 
  83.  
  84.     7        6        5        4        3        2        1        0
  85.    Aux1    Aux0        X      DMA3       DMA1       Sel1   Sel0      HDX/FDX
  86.                          Enable      Enable
  87.  
  88. Aux1,Aux0        configuration bits for DE Modems.
  89.  
  90.  
  91. DMA3 Enable        0 = DMA channel 3 disabled
  92.                 1 = Enabled
  93.  
  94. DMA1 Enable        0 = DMA channel 1 disabled
  95.                 1 = Enabled
  96.  
  97.  
  98.                DMA3       DMA1       Sel1       Sel0     HDX/FDX
  99. Tx Chan 1 HDX    0        1        0        0        0
  100. Rx Chan 1 HDX    0        1        0        1        0
  101. Tx Chan 3 HDX    1        0        1        0        0
  102. Rx Chan 3 HDX    1        0        1        1        0
  103. ILLEGAL!!!      X        X        0        0        1
  104. Rx1 Tx3 FDX        1        1        0        1        1
  105. Rx3 Tx1 FDX        1        1        1        0        1
  106. ILLEGAL!!!      X        X        1        1        1
  107.  
  108. =======================================================================*/
  109.  
  110. /* DMA_CFG values */
  111. /* Half Duplex settings for channels */
  112. #define PKTWIN_DMA_HDX_T1    0x08    /* Tx on channel 1 */
  113. #define PKTWIN_DMA_HDX_R1    0x0a    /* Rx on channel 1 */
  114. #define PKTWIN_DMA_HDX_T3    0x14    /* Tx on channel 3 */
  115. #define PKTWIN_DMA_HDX_R3    0x16    /* Rx on channel 3 */
  116. /* Full Duplex settings... */
  117. #define PKTWIN_DMA_FDX_T3R1    0x01b    /* Tx on channel 3, Rx on channel 1 */
  118. #define PKTWIN_DMA_FDX_T1R3    0x01d    /* Tx on channel 1, Rx on channel 3 */
  119.  
  120.  
  121. /* 8237 stuff */
  122. #define BASE8237    0x00
  123.  
  124. #define DMA0ADR    BASE8237 + 0x00
  125. #define DMA0CNT    BASE8237 + 0x01
  126. #define DMA1ADR    BASE8237 + 0x02
  127. #define DMA1CNT    BASE8237 + 0x03
  128. #define DMA2ADR    BASE8237 + 0x04
  129. #define DMA2CNT    BASE8237 + 0x05
  130. #define DMA3ADR    BASE8237 + 0x06
  131. #define DMA3CNT    BASE8237 + 0x07
  132. #define DMACTRL    BASE8237 + 0x08
  133. #define DMASTA     BASE8237 + 0x08
  134. #define DMAWRRG    BASE8237 + 0x09
  135. #define DMAWSMR    BASE8237 + 0x0a
  136. #define DMAMODE    BASE8237 + 0x0b
  137. #define DMAFFCL    BASE8237 + 0x0c
  138. #define DMAMCLR    BASE8237 + 0x0d
  139. #define DMATMPR    BASE8237 + 0x0d
  140. #define DMACLRM    BASE8237 + 0x0e
  141. #define DMAWAMR    BASE8237 + 0x0f
  142.  
  143. #define    RX_DMA    0x44        /* Write Xfers, Autoinitialization OFF, */
  144.                                  /* increment addresses, single transfer mode */
  145. #define    TX_DMA    0x48        /* Read Xfers, Autoinitialization OFF, */
  146.                                  /* increment addresses, single transfer mode */
  147.  
  148.  
  149.  
  150. /*
  151. * Description:    
  152. *
  153. *    This section contains the data structures used by drivers.
  154. *
  155. */
  156.  
  157. #define    TSYNC_DEBUG  1        /* generate debugging trace of 8530 reg usage */
  158. #undef     TSYNC_DEBUG_PRT        /* turn on runtime printf's */
  159.  
  160.  
  161. #define    TWINCOMM1        0    /*  Twin_udcb[0] is for PackeTwin port #1 */
  162. #define TWINCOMM2        1    /*  Twin_udcb[1] is for PackeTwin port #2 */
  163.  
  164.  
  165. /* Supported driver Types for the PackeTwin driver */
  166. #define    ASYNC_8530    1    /* its a 8530 SCC driver */
  167. #define    SYNC_8530    2
  168.  
  169.  
  170. /*
  171.  * 8530 SCC control and data registers' addresses 
  172.  */
  173.  
  174. typedef struct zscc_hw {
  175.                         int16    ctl;    /* address of Channel's control reg */
  176.                         int16    data;    /* address of Channel's data reg */
  177. } HW_REGS_8530;
  178.  
  179.  
  180. /*
  181.  * SZ_DRIVER'S I/O Control Parameters
  182.  */ 
  183. struct tsync_ioctl {
  184.     int16   xmitdelay;    /* Transmit delay 1 ms/count */
  185.     int16    persist;     /* Persistance, as a percent from 0 to 255 */
  186.     int16    slotime;    /* Delay to wait for persistance hit */
  187.     int16    squelch;    /* Squelch delay */
  188.     int16    rxavailbufs;    /* num of pre-allocated RX mbufs' to have */
  189.     int16    cputype;    /* CPU type defaults to 8086 (0) */
  190.                         /*                        80186(1) */
  191.                         /*                        80286(2) */
  192.                         /*                        80386(3) */
  193. };
  194.  
  195. /* Driver Control Block */
  196. typedef struct dcblock {
  197.     char    txstate;    /* transmit state */
  198.     char    rxstate;    /* receive state */
  199.     char    dev;        /* device number, i.e. COMMA_8530,COMMB_8530 */ 
  200.     char    extsts;        /* current mask value for WR15 */
  201.     char    extreg;        /* current READ register value for RR15 */
  202.     struct  drvbuf *xmtq;    /* xmit queue of packets this one is being */
  203.                             /* transmitted!!! */
  204.     struct  drvbuf *xmtqtail; /* tail ptr to xmit queue of packets */
  205.     char    *cur_xbufp;    /* address of current xmit packet */
  206.     int16    cur_xbytes;    /* num. bytes left to transmit */
  207.     struct    drvbuf *freem;    /* queue of packets to free - from task level */
  208.  
  209.     struct mbuf_qhat rxqhat; /* FIFO Head And Tail control structure for */
  210.                 /*  received packets */
  211.     struct    mbuf *rxbufp;    /* address of current receive buffer */
  212.     int16    rxbufsize;    /* size of rxbufp */
  213.     char    *rxcurp;    /* addr of spot in rxbufp where last received */
  214.                 /* char was put */
  215.     struct mbuf *rxavailq;    /* queue of pre-allocated mbufs */
  216.                 /* used to get rid of alloc_mbuf */
  217.                 /* while in sz_rxisr */
  218.     ulong   rxavailcount;    /* num. of mbufs in rxavailq */
  219.     ulong    rxnqued;    /* packets received and sent up */
  220.     ulong    rxpackcnt;    /* received packet count */
  221.     ulong    rxbytecnt;    /* received chars count */
  222.     ulong    txpackcnt;    /* transmitted packet count */
  223.     ulong    txbytecnt;    /* transmitted chars count */
  224.     ulong    txunderun;    /* transmitted underrun count */
  225.     ulong    txctslost;    /* CTS went away during xmit */
  226.     ulong    rxtruncnt;    /* receive packet exceeds rxbufp, truncated rx*/
  227.     ulong    rxovercnt;    /* receiver overuns */
  228.     ulong    rxabortcnt;    /* receiver aborts */
  229.     ulong    rxcrcerrcnt;    /* receiver CRC error count */
  230.     ulong    nobufs;        /* no memory for pre-allocated */
  231.                 /* receive buffers */
  232.     ulong    baud;        /* e.g. 300, 19200, 4000000 */
  233.     bool    hduplex;    /* TRUE half-duplex, FALSE full-duplex */
  234.     bool    dma_flg;    /* TRUE DMA used, FALSE int per char */
  235.     uint    dma_rx_chan;
  236.     uint    dma_rx_mode;    /* value to use in the DMA MODE reg for receive */
  237.     uint    dma_rx_pagereg;
  238.     uint    dma_rx_cnt_reg;
  239.     uint    dma_rx_addr_reg;
  240.     uint    dma_tx_chan;
  241.     uint    dma_tx_mode;    /* value to use in the DMA MODE reg for transmit */
  242.     uint    dma_tx_pagereg;
  243.     uint    dma_tx_cnt_reg;
  244.     uint    dma_tx_addr_reg;
  245.     bool    txclk_extrn;    /* Tx clock source: (internal-external) */
  246.     bool    rxclk_extrn;    /* Rx clock source: (internal-external) */
  247.     bool    nrzi_flg;    /* NRZ/NRZI mode spec */
  248.     struct tsync_ioctl    *ioctlparams;    /* address to driver specific params */
  249.     HW_REGS_8530 zhwmap;    /* address of 8530 SCC control data structure */
  250.     uchar    wr0;        /* WR0 current values... */
  251.     uchar    wr1;        /* WR1 current values... */
  252.     uchar    wr2;        /* WR2 current values... */
  253.     uchar    wr3;        /* WR3 current values... */
  254.     uchar    wr4;        /* WR4 current values... */
  255.     uchar    wr5;        /* WR5 current values... */
  256.     uchar    wr6;        /* WR6 current values... */
  257.     uchar    wr7;        /* WR7 current values... */
  258.     uchar    wr9;        /* WR9 current values... */
  259.     uchar    wr10;        /* WR10 current values... */
  260.     uchar    wr11;        /* WR11 current values... */
  261.     uchar    wr12;        /* WR12 current values... */
  262.     uchar    wr13;        /* WR13 current values... */
  263.     uchar    wr14;        /* WR14 current values... */
  264.     uchar    wr15;        /* WR15 current values... */
  265.     int        maxtxbytes;    /* Highest number of bytes loaded into */
  266.                         /* the TX FIFO at one time */
  267.     struct drv_timer *timer1; /* driver control block */
  268.     struct iface *iface;     /* For NOS need iface's address */
  269.     struct proc *rxavproc; /* addr of created process for sz_rxavget() */
  270.     struct proc *txkickproc; /* addr of created process for sz_txkick() */
  271.     struct proc *freetxproc; /* addr of created process for sz_freetx() */
  272. } DCB; 
  273.  
  274. /*
  275.  *  DCB txstate values
  276.  */
  277. #define    IDLE                0
  278. #define    DEFER                 1
  279. #define    TX_ACTIVE            2
  280. #define    KEYED_UP            3
  281. #define    CRCING                4
  282. #define TX_KEYUP_DELAY        5 
  283. #define TX_KEYDOWN_DELAY    6
  284. #define TX_PERSIST            7
  285. #define    TX_DONE                8 
  286.  
  287.  
  288.  
  289. /* Normal state is ACTIVE if Receive enabled */
  290. #define RXNORM 0x55
  291. #define RXERROR 2        /* Error -- Aborting current Frame */
  292. #define RXABORT 3        /* ABORT sequence detected */
  293. #define TOOBIG 4        /* too large a frame to store */
  294. #define TXDELAY 0        /* Transmit Delay 10 ms/cnt */
  295. #define PERSIST 1        /* Persistence (0-255) as a % */
  296. #define SLOTIME 2        /* Delay to wait on persistence hit */
  297. #define SQUELDELAY 3    /* Delay after XMTR OFF for squelch tail */
  298.  
  299.  
  300. #define OFF    0
  301. #define ON    1
  302.  
  303. /* 8530 clock/frequency  */
  304. #define XTAL    ((long) 6144000)     /* 8530's baud rate clock */
  305.  
  306. /* Special stuff in addition to the stuff in 8530.h */
  307.  
  308. /* Vector Masks for Interrupt vector as read from RR2 Channel B */
  309. /* This are the masks if the part is programed for "status low" */
  310.  
  311. #define    VEC_CHB_TBE        0x00
  312. #define    VEC_CHB_XTS        0x02
  313. #define    VEC_CHB_RCAV    0x04
  314. #define    VEC_CHB_SRC        0x06
  315. #define    VEC_CHA_TBE        0x08
  316. #define    VEC_CHA_XTS        0x0A
  317. #define    VEC_CHA_RCAV    0x0C
  318. #define    VEC_CHA_SRC        0x0E
  319.  
  320.  
  321. /* image copies of i/o control regs */
  322. extern uchar Twin_sercfg;
  323. extern uchar Twin_dmacfg;
  324.  
  325.  
  326. /* The pwait/psignal inter-process communication wake-up array */
  327. /* for getting pre-allocated receive buffers */
  328.  
  329. extern int  Twin_bufpp[];
  330.  
  331.  
  332. /* The pwait/psignal inter-process communication wake-up array */
  333. /* for kicking the transmitter */
  334.  
  335. extern int  Twin_kickpp[];
  336.  
  337. /* The pwait/psignal inter-process communication wake-up array */
  338. /* for free-ing transmitted messages */
  339.  
  340. extern int  Twin_freetxpp[];
  341.  
  342. extern void tsync_rxavget();
  343. extern void tsync_txkick();
  344. extern void tsync_freetx();
  345.  
  346. extern unsigned char Twin_read_scc();
  347. extern void Twin_write_scc();
  348. extern int    tsync_hwinit();
  349. extern int    rxprime_dma();
  350. extern int    tsync_rxdmaisr();
  351.