home *** CD-ROM | disk | FTP | other *** search
/ Oakland CPM Archive / oakcpm.iso / cpm / gendoc / z800.dqc / Z800.DOC
Encoding:
Text File  |  1985-02-10  |  2.4 KB  |  69 lines
  1.  
  2. Zilog Z800 microprocessor chip quick description.
  3.  
  4. Hello folks out there in techie land, 
  5.  
  6. I just got in a new Zilog catalog and found the technical specs 
  7. for  the Z800 chip.  I thought some out there might be interested
  8. in a quick review of what seems to be a very nice chip.  Here  we
  9. go...
  10.  
  11. The  Z800 family will be offered in 4 packages,  their  abilities
  12. are:
  13.  
  14. 1. address 512K bytes of memory on an eight bit data bus,
  15. 2. address 512K bytes of memory on a sixteen bit data bus,
  16. 3. address 16M  bytes of memory on an eight bit data bus,
  17. 4. address 16M  bytes of memory on a sixteen bit data bus.
  18.  
  19. Packages one and two are 40 pin, and 3 and 4 are 64 pin.
  20.  
  21. The chip is Z80 object code compatible
  22.  
  23. There is a 256 byte on chip memory that is configurable to cache 
  24. or normal RAM.
  25.  
  26. The Z800 also has 4 DMA channels, 4 counter/timers, a dynamic RAM 
  27. refresh generator,  a clock osc., a memory management unit, and a  
  28. UART directly on the chip. (only the 64 pin version can access all 
  29. features).
  30.  
  31. The  chip will support what Zilog calls Nibble mode addressing of 
  32. chips, for faster accessing of RAM (I think Intel calls it Ripple 
  33. mode, I could be wrong).
  34.  
  35. The bus interface could be handy for those of us who want to  use 
  36. the  Z800 at the targeted 10MHz of the first chips Zilog will put
  37. out, (25 Mhz later) even if we can only afford chips that can run 
  38. at  four  or  five  MHz.  There is a timing control register that 
  39. tells  the  CPU  that  Bus operations will be clocked at the same 
  40. speed  as  the  CPU,  or  1/2 of the speed,  or 1/4 of the speed. 
  41. There are also high and low  memory  wait state insertion bits if  
  42. memory of mixed speeds is to be used.
  43.  
  44. There is an on chip single step mode.
  45.  
  46. There are 9 addressing modes:
  47. 1. Register,
  48. 2. Immediate,
  49. 3. Register Indirect,
  50. 4. Direct Address,
  51. 5. Index,
  52. 6. Short Index,               
  53. 7. Relative,                  
  54. 8. Stack Pointer Relative,    *
  55. 9. Base Index                 *
  56.   * indicates new to Z800 (from Z80)
  57.  
  58. Looks to me like a super chip... can't wait 'till someone comes out with 
  59. an add on board for my Kaypro 10 (hint's to those out there who are 
  60. capable...)
  61.  
  62. Delivery according to the latest Echelon ZCPR3 Newsletter will start in 
  63. April 1985. Wait and salivate...
  64.  
  65.  
  66.                                                   Dave Olsen
  67.                                                     1-8-85
  68.  
  69.