home *** CD-ROM | disk | FTP | other *** search
/ Magazyn Enter 1999 January / enter_01_1999_2.iso / BIOS / ctchip34 / OPTI493.CFG < prev    next >
Text File  |  1993-05-06  |  8KB  |  253 lines
  1. ;************** OPTi 486SXWB: 82C493/5 , 82C392 *******************
  2. ;******************** Datei OPTI493.CFG ***************************
  3. INDEXPORT=22H   ;OPTI-Adressen
  4. DATENPORT=24H
  5. ;******************************************************************
  6.  
  7. INDEX=20H       ;Controll-Register 1
  8. ;******************************************************************
  9.  
  10. BIT=76         ;Revision  of 82C493
  11.  
  12. BIT=5          ;Burst Waitstate-Control
  13.                 0=\L2 read hit = 3-2-2-2 or 2-2-2-2
  14.                 1=\L2 read hit = 3-1-1-1 or 2-1-1-1
  15.  
  16. BIT=4          ;Cache memory data buffer output
  17.                  0=disable: muß sein für <= 33 MHz
  18.                  1=enable : muß sein für =  33 MHz
  19.  
  20. BIT=3          ;0/1 Single ALE
  21.  
  22. BIT=2          ;0/1 Extra AT Cycle Waitstate
  23.  
  24. Bit=1          ;0/1 Emulation Keyboard Reset Control
  25.  
  26. Bit=0          ;0/1 Fast Reset
  27.  
  28.  
  29. Index=21H       ;Control Register 2
  30. ;******************************************************************
  31.  
  32. BIT=7          ;0/1 Master Mode Byte Swap Enable
  33.  
  34. Bit=6          ;Emulation Keyboard Reset Delay Control
  35.                  0=Generate Reset Puls 2µs later
  36.                  1=Generate reset pulse immediately
  37.  
  38. Bit=5          ;1/0 Parity Check
  39.  
  40. Bit=4          ;Cache Enable
  41.                 0=Cache is disabled + DRAM-Burst enabled
  42.                 1=Cache is enabled + DRAM Burst disabled
  43.  
  44. Bit=32         ;Cachesize
  45.                 00= 64KB
  46.                 01= 128KB
  47.                 10= 256KB
  48.                 11= 512KB
  49. Bit=1          ;Secondary Cache Read Burst Cycles Control
  50.                 0=\3-1-1-1 Cycle
  51.                 1=\2-1-1-1 Cycle
  52.  
  53. Bit=0          ;Cache Write State Control
  54.                 0= 1 Waitstate
  55.                 1= 0 Waitstate
  56.  
  57.  
  58. Index=22H       ;Shadow RAM Control Register 1
  59. ;******************************************************************
  60.  
  61. Bit=7          ;ROM-Enable
  62.                 1= Read from ROM, Write to DRAM
  63.                 0= R/W on DRAM, DRAM is write protected
  64.  
  65. Bit=6          ;Shadow RAM at D000h-DFFFh
  66.                 0=Disable RAM
  67.                 1=Enable  RAM
  68.  
  69. Bit=5          ;Shadow RAM at E000h-EFFFh
  70.                 0=Disable RAM, enable ROMCS on XD-Bus
  71.                 1=Enable RAM
  72.  
  73. Bit=4          ;0/1 Shadow RAM at D000h-DFFFh Write Protection
  74.  
  75. Bit=3          ;0/1 Shadow RAM at E000h-EFFFh
  76.  
  77. Bit=2          ;Hidden Refresh
  78.                 1=Disable (muß bei 4x1M or 1Mx4 Bit DRAMs)
  79.                 0=Enable
  80.  
  81. Bit=1          ;unused
  82.  
  83. Bit=0          ;0/1 Slow Refresh Enable (1/4 Refresh Takt)
  84.  
  85. Index=23H      ;Shadow RAM Control Register II
  86. ;******************************************************************
  87.  
  88. Bit=7          ;0/1 Shadow RAM at EC00h-EFFFh
  89.  
  90. Bit=6          ;0/1 Shadow RAM at E800h-EBFFh
  91.  
  92. Bit=5          ;0/1 Shadow RAM at E400h-E7FFh
  93.  
  94. Bit=4          ;0/1 Shadow RAM at E000h-E3FFh
  95.  
  96. Bit=3          ;0/1 Shadow RAM at DC00h-DFFFh
  97.  
  98. Bit=2          ;0/1 Shadow RAM at D800h-DBFFh
  99.  
  100. Bit=1          ;0/1 Shadow RAM at D400h-D7FFh
  101.  
  102. Bit=0          ;0/1 Shadow RAM at D000h-D3FFh
  103.  
  104. INDEX=24H      ;Index Control Register 1
  105. ;******************************************************************
  106.  
  107. Bit=7654       ;DRAM Typ Bank 0/1
  108.                       0000=B0:256K B1:-
  109.                       0001=B0:256K B1:256K
  110.                       0010=B0:256K B1:1M
  111.                       0011=B0: -   B1: -
  112.                       01xx=B0: -   B1: -
  113.                       1000=B0:1M   B1: -
  114.                       1001=B0:1M   B1:1M
  115.                       1010=B0:1M   B1:4M
  116.                       1011=B0:4M   B1:1M
  117.                       1100=B0:4M   B1: -
  118.                       1101=B0:4M   B1:4M
  119.                       111x=B0: -   B1: -
  120.  
  121. Bit=3                 ;unused
  122. Bit=210               ;DRAM Typ Bank 2/3
  123.                       000=B2:1M   B3:-
  124.                       001=B2:1M   B3:1M
  125.                       010=B2: -   B3: -
  126.                       011=B2:4M   B3:1M
  127.                       100=B2:4M   B3: -
  128.                       101=B2:4M   B3:4M
  129.                       11X=B2: -   B3: -
  130.  
  131.  
  132.  
  133. Index=25H       ;DRAM Control Register II
  134. ;******************************************************************
  135.  
  136. Bit=76         ;Additional Read Cycle Wait States 3+
  137.                        00= Not used
  138.                        01= 0 Waits
  139.                        10= 1 Waits
  140.                        11= 2 Waits
  141. Bit=54         ;Additional Write Cycle Wait States 2+
  142.                        00= 0 Waits
  143.                        01= 1 Waits
  144.                        10= 2 Waits
  145.                        11= 3 Waits
  146.  
  147. Bit=3          ;Fast Decode Enable (für 20/25 Systeme ohne L2)
  148.                        0=Disable (muss falls Cache an)
  149.                        1=Enable  (Base Waits r:2, w:1)
  150.  
  151. Bit=2          ;unused
  152. Bit=10         ;ALCLK-Selection
  153.                        00=CLK/6
  154.                        01=CLK/4
  155.                        10=CLK/3
  156.                        11=CLK/2.5
  157.  
  158.  
  159. INDEX=26H      ; Shadow RAM Control Register III
  160. ;****************************************************************
  161.  
  162. BIT=7         ;  unused
  163.  
  164. BIT=6         ; Shadow RAM Copy enable for address area C0000h-EFFFFh
  165.                 0=Read/write at AT-Bus
  166.                 1=Read from AT-Bus, Write into  Shadow RAM
  167.  
  168. BIT=5         ;Shadow Write protect at address area C0000h-CFFFFh
  169.                0=Disabled
  170.                1=Enabled
  171.  
  172. BIT=4         ;0/1 Shadow RAM at C0000h-CFFFFFh
  173.  
  174. BIT=3         ;0/1 Shadow RAM at CC000h-CFFFFFh
  175.  
  176. BIT=2         ;0/1 Shadow RAM at C8000h-CBFFFFh
  177.  
  178. BIT=1         ;0/1 Shadow RAM at C4000h-C7FFFFh
  179.  
  180. BIT=0         ;0/1 Shadow RAM at C0000h-C3FFFFh
  181.  
  182. INDEX=27H     ; Control Register 3
  183. ;****************************************************************
  184.  
  185. BIT=7         ; Cacheable Function
  186.               0=DRAM Cacheable controlled by Bit 3-0
  187.               1=all DRAM are NON-cacheable
  188.  
  189. BIT=65        ; Unused
  190.  
  191. BIT=4         ; VIDEO BIOS at C0000h-C8000h area non-cacheable
  192.               0=Cacheable
  193.               1=Non-Cacheable
  194.  
  195. BIT=3210      ; Cacheable Address-Range
  196. ;                   32K-Cache: 8MB,  64K-Cache: 16MB,
  197. ;                  128K-Cache:32MB, 256K-Cache: 64MB
  198.               0000=0..64MB
  199.               0001=0.. 4MB
  200.               0010=0.. 8MB
  201.               0011=0..12MB
  202.               0100=0..16MB
  203.               0101=0..20MB
  204.               0110=0..24MB
  205.               0111=0..28MB
  206.               1000=0..32MB
  207.               1001=0..36MB
  208.               1010=0..40MB
  209.               1011=0..44MB
  210.               1100=0..48MB
  211.               1101=0..52MB
  212.               1110=0..56MB
  213.               1111=0..60MB
  214.  
  215. INDEX=28H  ; Non-Cacheable Block 1 Register I
  216. ;****************************************************************
  217.  
  218. BIT=765    ; Size of Non-cacheable Memory Block 1
  219.             000=64K
  220.             001=128K
  221.             010=256K
  222.             011=512K
  223.             1xx=Disabled
  224. BIT=432    ; Unused
  225.  
  226. BIT=10     ;Address-Bits of non Cacheable Memory Block 1
  227.            xx=A25..A24
  228.  
  229. INDEX=29H  ; Non-Cacheable Block 1 Register II
  230. ;****************************************************************
  231.  
  232. BIT=76543210 ; Address-Bits of non Cacheable Memory Block 1
  233.              xxxxxxxx=A23..A16
  234.  
  235. INDEX=2AH  ; Non-Cacheable Block 2 Register I
  236. ;****************************************************************
  237.  
  238. BIT=765    ; Size of Non-cacheable Memory Block 1
  239.             000=64K
  240.             001=128K
  241.             010=256K
  242.             011=512K
  243.             1xx=Disabled
  244. BIT=432    ; Unused
  245.  
  246. BIT=10     ;A25..A24 Address-Bits of non Cacheable Memory Block 1
  247.  
  248. INDEX=2BH  ; Non-Cacheable Block 2 Register II
  249. ;****************************************************************
  250.  
  251. BIT=76543210 ; A23..A16 of non Cacheable Memory Block 1
  252.  
  253.