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Text File  |  1987-08-26  |  3.0 KB  |  87 lines
  1. Title     7-Bit I/O Port with Handshake Logic
  2. Pattern   Port.pds
  3. Revision  A
  4. Author    Sadahiro Horiko / Kelvin Chow
  5. Company   Monolithic Memories Inc., Santa Clara, Ca
  6. Date      3/1/85
  7.   
  8. CHIP IOPORT PAL20RA10
  9.   
  10. PL D0 D1 D2 D3 D4 D5 D6 CE DCLK CLR GND
  11. OE DACK DRDY NC Q6 Q5 Q4 Q3 Q2 Q1 Q0 VCC
  12.   
  13. EQUATIONS
  14.   
  15. Q0              := D0                   ;LSB of 7-bit regs
  16. Q0.CLKF          = DCLK                 ;External clock
  17. Q0.SETF          = CLR                  ;Clear register
  18. Q0.TRST          = CE                   ;Tristate control
  19.   
  20. Q1              := D1                   ;Data 1
  21. Q1.CLKF          = DCLK                 ;External clock
  22. Q1.SETF          = CLR                  ;Clear register
  23. Q1.TRST          = CE                   ;Tristate control
  24.   
  25. Q2              := D2                   ;Data 2
  26. Q2.CLKF          = DCLK                 ;External clock
  27. Q2.SETF          = CLR                  ;Clear register
  28. Q2.TRST          = CE                   ;Tristate control
  29.   
  30. Q3              := D3                   ;Data 3
  31. Q3.CLKF          = DCLK                 ;External clock
  32. Q3.SETF          = CLR                  ;Clear register
  33. Q3.TRST          = CE                   ;Tristate control
  34.   
  35. Q4              := D4                   ;Data 4
  36. Q4.CLKF          = DCLK                 ;External clock
  37. Q4.SETF          = CLR                  ;Clear register
  38. Q4.TRST          = CE                   ;Tristate control
  39.   
  40. Q5              := D5                   ;Data 5
  41. Q5.CLKF          = DCLK                 ;External clock
  42. Q5.SETF          = CLR                  ;Clear register
  43. Q5.TRST          = CE                   ;Tristate control
  44.   
  45. Q6              := D6                   ;Data 6
  46. Q6.CLKF          = DCLK                 ;External clock
  47. Q6.SETF          = CLR                  ;Clear register
  48. Q6.TRST          = CE                   ;Tristate control
  49.   
  50. DRDY            := GND                  ;Handshake logic
  51. DRDY.CLKF        = DACK                 ;Cleared by DACK
  52. DRDY.RSTF        = DCLK                 ;Clear
  53. DRDY.SETF        = CLR                  ;Asserted by DCLK
  54. DRDY.TRST        = VCC                  ;(External clock)
  55.   
  56. SIMULATION
  57.   
  58. TRACE_ON CLR Q0 Q1 Q2 Q3 Q4 Q5 Q6 DCLK DRDY DACK
  59.   
  60. SETF PL /CE /OE /D0 D1 /D2 D3 /D4 D5 /D6 CLR /DCLK /DACK
  61.                                         ;Set input values
  62.                                         ;Tristate outputs
  63.   
  64. SETF CE OE CLR                          ;Remove the tri-
  65.                                         ;states on the
  66.                                         ;outputs and clear
  67.                                         ;registers
  68.   
  69. SETF CLR
  70. SETF CLR
  71.   
  72. SETF /CLR                               ;Clock the data &
  73. SETF DCLK                               ;set DRDY register
  74. SETF DCLK
  75.   
  76. SETF /DCLK                              ;Remove the clock
  77.   
  78. SETF DACK                               ;Assert DACK
  79. SETF DACK
  80.   
  81. SETF /DACK                              ;Lower DACK
  82. SETF /DACK
  83. TRACE_OFF
  84.   
  85.   
  86.   
  87.