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Encoding:
Text File  |  1987-08-26  |  3.0 KB  |  85 lines
  1. TITLE    3-Bit Arbiter
  2. Pattern  Arbiter.pds
  3. Revision A
  4. Author   Sadahiro Horiko
  5. Company  Monolithic Memories Inc., Japan
  6. Date     7/19/84
  7.   
  8. CHIP ARBITER PAL20RA10
  9.   
  10. PL S0 S1 S2 NC NC NC NC NC SYSCLK /CLR GND
  11. /OE PH1 PH0 Q1 Q0 R2 R1 R0 G2 G1 G0 VCC
  12.   
  13. EQUATIONS
  14.   
  15. R0              := S0                   ;Synch. request0 LSB
  16. R0.CLKF          = Q0*/Q1               ;Phase clock 0
  17. R0.SETF          = CLR                  ;Clear
  18.   
  19. R1              := S1                   ;Synch. request 1
  20. R1.CLKF          = Q0*/Q1               ;Phase clock 0
  21. R1.SETF          = CLR                  ;Clear
  22.   
  23. R2              := S2                   ;Synch. request2 MSB
  24. R2.CLKF          = Q0*/Q1               ;Phase clock 0
  25. R2.SETF          = CLR                  ;Clear
  26.   
  27. G2              := R2*/R1*G1            ;Level 1 complete
  28.                  + R2*/R0*G0            ;Level 0 complete
  29.                  + R2*/G1*/G0           ;Idle
  30.                  + R2*G2                ;Hold level 2
  31. G2.CLKF          = /Q0*Q1               ;Phase clock 1
  32. G2.SETF          = CLR                  ;Clear
  33.   
  34. G1              := R1*/R2*G2            ;Level 2 complete
  35.                  + R1*/R2*/R0*G0        ;Level 0 complete
  36.                  + R1*/R2*/G2*/G0       ;Idle
  37.                  + R1*G1                ;Hold level 1
  38. G1.CLKF          = /Q0*Q1               ;Phase clock 1
  39. G1.SETF          = CLR                  ;Clear
  40.   
  41. G0              := R0*/R2*/R1*G2        ;Level 2 complete
  42.                  + R0*/R2*/R1*G1        ;Level 1 complete
  43.                  + R0*/R2*/R1*/G2*/G1   ;Idle
  44.                  + R0*G0                ;Hold level 0
  45. G0.CLKF          = /Q0*Q1               ;Phase clock 1
  46. G0.SETF          = CLR                  ;Clear
  47.   
  48. Q0              := /Q1                  ;Phase clock fedback
  49.                                         ;generator 1
  50. Q0.CLKF          = SYSCLK               ;System clock
  51. Q0.SETF          = CLR                  ;Clear
  52.   
  53. Q1              := Q0                   ;Phase clock input
  54.                                         ;to generator 1
  55. Q1.CLKF          = SYSCLK               ;System clock
  56. Q1.SETF          = CLR                  ;Clear
  57.   
  58. PH0              = Q0*/Q1               ;Phase clock 0
  59. PH1              = /Q0*Q1               ;Phase clock 1
  60.   
  61.   
  62. SIMULATION
  63.   
  64. TRACE_ON CLR SYSCLK Q0 Q1 PH0 PH1       ;Observed signals
  65.   
  66. SETF OE PL SYSCLK CLR                   ;Initialize
  67.   
  68. SETF /CLR                               ;Reset clear and
  69.                                         ;give a clock
  70. SETF /SYSCLK                            ;Generate negative
  71.                                         ;clock edge
  72.   
  73. FOR I:=1 TO 6 DO                        ;Repeat clock pulse
  74.  BEGIN                                  ;generation 6 times
  75.   SETF SYSCLK                           ;No. of clock pulse
  76.                                         ;generated depends
  77.   SETF /SYSCLK                          ;on FOR loop
  78.                                         ;indices.
  79.  END
  80. TRACE_OFF
  81.   
  82.   
  83.   
  84.   
  85.