home *** CD-ROM | disk | FTP | other *** search
/ Der Mediaplex Sampler - Die 6 von Plex / 6_v_plex.zip / 6_v_plex / DISK5 / DOS_44 / CTINFO.ZIP / SHASTA.CFG < prev    next >
Text File  |  1993-12-06  |  13KB  |  462 lines
  1. ;**************************************************************
  2. HTK340 Shasta 486  HT321 Register Descriptions
  3. ;**************************************************************
  4.  
  5. INDEXPORT=28h
  6. DATENPORT=24h
  7.  
  8.  
  9. ;**************************************************************
  10. INDEX=0    ;Chip/Revision Identifier, Read Only
  11. ;**************************************************************
  12.  
  13. BIT=7654    ;XXXX=Chip Identifier (0 = HT321)
  14.  
  15. BIT=3210    ;XXXX=Chip Revision Indicator - (1=Rev.B)
  16.  
  17. ;**************************************************************
  18. INDEX =1    ;System Clocking (Reset State = 00H), R/W
  19. ;**************************************************************
  20.  
  21. BIT=7654    ;XXXX=Reserved. Always program to 0
  22.  
  23. BIT=3210    ;ISA Speed Set
  24.     0000=HCLK frequency = 66 MHz
  25.     0001=HCLK frequency = 66 MHz
  26.     0010=HCLK frequency = 66 MHz
  27.     0011=HCLK frequency = 66 MHz
  28.     0100=HCLK frequency = 50 MHz
  29.     0101=HCLK frequency = 40 MHz
  30.     0110=HCLK frequency = 33 MHz
  31.     0111=HCLK frequency = 25 MHz
  32.     1000=HCLK frequency = 20 MHz
  33.     1001=HCLK frequency = 16 MHz
  34.     1010=Reserved, Do Not Program
  35.     1011=Reserved, Do Not Program
  36.     1100=Reserved, Do Not Program
  37.     1101=Reserved, Do Not Program
  38.     1110=Reserved, Do Not Program
  39.     1111=Reserved, Do Not Program
  40.  
  41. ;**************************************************************
  42. INDEX=2    ;System Parameters (Reset State = 00H), R/W
  43. ;**************************************************************
  44.  
  45. BIT=76    ;XX=Reserved. Always program to 0
  46.  
  47. BIT=5    ;PARITY_OVERRIDE
  48.     0=Parity Error Override OFF
  49.     1=Parity Error Override ON
  50.  
  51. BIT=43    ;CYCLE_WIDTH
  52.     00=Backplane Cycle Time = 6 BCLK's
  53.     01=Backplane Cycle Time = 5 BCLK's
  54.     10=Backplane Cycle Time = 4 BCLK's
  55.     11=Backplane Cycle Time = 3 BCLK's
  56.  
  57. BIT=2    ;EN_PORT92
  58.     0/1 Port 92 Functionality
  59.  
  60. BIT=1    ;IO_DECODE
  61.     0=10-Bit I/O decoding enabled
  62.     1=16-Bit I/O decoding enabled
  63.  
  64. BIT=0    ;ISA_POSTING
  65.     0/1 POSTED Backplane MEMWN cycles
  66.  
  67. ;**************************************************************
  68. INDEX=4    ;Co-Processor (Reset State - 00H), R/W***
  69. ;**************************************************************
  70.  
  71. BIT=76543    ;XXXXX=Reserved. Always program to 0
  72.  
  73. BIT=2    ;SOFT_NPU_R
  74.     0=Software Co-Processor RESET not blocked
  75.     1=Software Co-Processor RESET not blocked
  76.  
  77. BIT=1    ;WEITEK_IN
  78.     0=Weitek Co-Processor not installed
  79.     1=Weitek Co-Processor installed
  80.  
  81. BIT=0    ;387_IN
  82.     0=80387 Co-Processor not installed
  83.     1=80387 Co-Processor installed
  84.  
  85. ;**************************************************************
  86. INDEX=6    ;DMA (Reset State = ooH), R/W
  87. ;**************************************************************
  88.  
  89. BIT=76    ;XX=Reserved. Always program to 0.
  90.  
  91. BIT=5    ;F_SAM_DMA
  92.     0/1 Fast Sample DMA
  93.  
  94. BIT=43    ;DMA_WS
  95.     00=DMA Wait states = 3
  96.     01=DMA Wait states = 2
  97.     10=DMA Wait states = 1
  98.     11=DMA Wait states = 0
  99.  
  100. BIT=2    ;ISA_DMA_FL
  101.     0/1 DMA FLOW_THRU Mode
  102.  
  103. BIT=1    ;EXTEND_DMA
  104.     0/1 Extended DMA Page Registers
  105.  
  106. BIT=0    ;DMA_CLK
  107.     0=DMA Clock = BCLK divided by 2
  108.     1=DMA Clock = BCLK inverted
  109.  
  110. ;**************************************************************
  111. INDEX=7 ; EPROM (Reset State = 00H), R/W
  112. ;**************************************************************
  113.  
  114. BIT=7654    ;XXXX=Reserved. Always program to 0
  115.  
  116. BIT=3    ;MIDDLE_BIOS
  117.     0/1 Middle BIOS region of 64K space (below 16 Mb)
  118.  
  119. BIT=2    ;ROM_SIZE
  120.     ROM size = 64 K
  121.     ROM size = 128 K
  122.  
  123. BIT=1    ;V_BIOS_ADD
  124.     0=Video BIOS separate from System BIOS
  125.     1=Video BIOS together with System BIOS in same physical device
  126.  
  127. BIT=0    ;ROM_ACCESS_T
  128.     0=250nSec ROM Output Enable pulse duration
  129.     1=125nSec ROM Output Enable pulse duration
  130.  
  131. ;**************************************************************
  132. INDEX=8    ;I/O and MEMORY MAP HOLES (Reset State = 00H), R/W
  133. ;**************************************************************
  134.  
  135. BIT=765    ;XXX=Reserved. Always program to 0
  136.  
  137. BIT=4    ;X=Reserved. Always program to 0
  138.  
  139. BIT=3    ;IO_HOLE_A
  140.     0/1 I/O Map Hole-A
  141.  
  142. BIT=2    ;X=Reserved. Always program to 0
  143.  
  144. BIT=1    ;MEM_HOLE_B
  145.     0/1 Memory Map Hole-B
  146.  
  147. BIT=0    ;X=Reserved. Always program to 0
  148.  
  149. ;**************************************************************
  150. INDEX=10    ;I/O HOLE-A LOW ADDRESS (Reset State = 00H), R/W
  151. ;**************************************************************
  152.  
  153. BIT=76543210    ;XXXXXXXX=Start Address of I/O HOLE-A (Address 11 DOWN to 4)
  154.  
  155. ;**************************************************************
  156. INDEX=11    ;I/O HOLE-A HIGH ADDRESS (Reset State = 00H), R/W
  157. ;**************************************************************
  158.  
  159. BIT=76543210    ;XXXXXXXX=End Address of I/O HOLE-A (Address 11 DOWN to 4)
  160.  
  161. ;**************************************************************
  162. INDEX=19    ;MEM HOLE-B START ADDRESS, LOWER (Reset State = 00H), R/W
  163. ;**************************************************************
  164.  
  165. BIT=76543210    ;XXXXXXXX=Address of MEM HOLE-B Start (Address 21 DOWN to 14)
  166.  
  167. ;**************************************************************
  168. INDEX=1A    ;MEM HOLE-B START ADDRESS, UPPER (Reset Stste = 00H), R/W
  169. ;**************************************************************
  170.  
  171. BIT=76    ;XX=Reserved. Always program to 0
  172.  
  173. BIT=543210    ;XXXXXX=Address of MEM HOLE-B Start (Address 27 DOWN to 22)
  174.  
  175. ;**************************************************************
  176. INDEX=1C    ;MEM HOLE-B END ADDRESS, LOWER (Reset State = 00h) , R/W
  177. ;**************************************************************
  178.  
  179. BIT=76543210    ;XXXXXXXX=Address of MEM HOLE-B End (Address 21 DOWN to 14)
  180.  
  181. ;**************************************************************
  182. INDEX=1D    ;MEM HOLE-B END ADDRESS, UPPER (Reset State = 00H) , R/W
  183. ;**************************************************************
  184.  
  185. BIT=76    ;XX=Reserved. Always program to 0
  186.  
  187. BIT=543210    ;XXXXXX=Address of MEM HOLE-B End (address 27 DOWN to 22)
  188.  
  189. ;**************************************************************
  190.  
  191.  
  192.  
  193.  
  194. ;**************************************************************
  195. HTK340 Shasta 486  HT342 Register Descriptions
  196. ;**************************************************************
  197. INDEX=20    ;Identifier Port Read (Write Ignored)
  198. ;**************************************************************
  199.  
  200. BIT=7654    ;0010=DRAM controller identifier
  201.  
  202. BIT=3210    ;0000=Revision number (0=Rev. A)
  203.  
  204. ;**************************************************************
  205. INDEX=21    ;Feature Port (Reset State = 00H) Read (Write Ignored)
  206. ;**************************************************************
  207.  
  208. BIT=76543    ;XXXXX=Reserved
  209.  
  210. BIT=2    ;Double_Index
  211.     1=Second level indexing supported
  212.     0=Second level indexing not supported
  213.  
  214. BIT=1    ;Reserved
  215.  
  216. BIT=0    ;Pipeline
  217.     1=Pipeline supported
  218.     0=Pipeline not supported
  219.  
  220. ;**************************************************************
  221. INDEX=24    ;DRAM Options Port #1 (Reset Staste = 00H), R/W
  222. ;**************************************************************
  223.  
  224. BIT=7    ;STAGGER
  225.     0/1 Staggered Refresh
  226.  
  227. BIT=6    ;REFRESH_TYPE
  228.     0=RAS Only Refresh
  229.     1=CAS Before RAS Refresh
  230.  
  231. BIT=5    ;PAGING
  232.     0/1 DRAM Paging
  233.  
  234. BIT=432    CAS INTERLEAVE
  235.     000=No interleave
  236.     001=2-way interleave on LOW Banks
  237.     010=2-way interleave on HIGH Banks
  238.     011=2-way interleave on Both LOW and HIGH Banks
  239.     100=4-way interleave
  240.     101=Reserved. Do not program
  241.     110=Reserved. Do not program
  242.     111=Reserved. Do not program
  243.  
  244. BIT=10    ;BANKS
  245.     00=1 bank
  246.     01=2 banks
  247.     10=3 banks
  248.     11=4 banks
  249.  
  250. ;**************************************************************
  251. INDEX=25    ;DRAM Options Port #2 (Reset State = 00H)
  252. ;**************************************************************
  253.  
  254. BIT=76    ;TYPE_3
  255.     00=256K DRAM type
  256.     01=1Mb DRAM type
  257.     10=4Mb DRAM type
  258.     11=16Mb DRAM type
  259.  
  260. BIT=54    ;TYPE_2
  261.     Type of DRAMs in bank 2
  262.  
  263. BIT=32    ;TYPE_1
  264.     Type of DRAMs in bank 1
  265.  
  266. BIT=10    ;TYPE_0
  267.     Type of DRAMs in bank 0
  268.  
  269. ;**************************************************************
  270. INDEX=26    ;DRAM Options Port #3 (Reset State = FFH), R/W
  271. ;**************************************************************
  272.  
  273. BIT=7    ;CAS HOLD on RAS (CAS before RAS REFRESH)
  274.     0=1 HCLK
  275.     1=2 HCLKs
  276.  
  277. BIT=6    ;CAS PRECHARGE
  278.     0=0,5 HCLK
  279.     1=1 HCLK
  280.  
  281. BIT=5    ;CAS BURST DELAY
  282.     0=NONE
  283.     1=1 HCLK
  284.  
  285. BIT=4    ;CAS DELAY (WRITES)
  286.     0=1 HCLK
  287.     1=2 HCLKs
  288.  
  289. BIT=3    ;CAS DELAY (READS)
  290.     0=1 HCLK
  291.     1=2 HCLKs
  292.  
  293. BIT=2    ;CAS ACTIVE TIME (WRITES)
  294.     0=1 HCLK
  295.     1=2 HCLKs
  296.  
  297. BIT=10    ;CAS ACTIVE TIME (READS)
  298.     00=1 HCLK
  299.     01=2 HCLKs
  300.     10=3 HCLKs
  301.     11=4 HCLKs
  302.  
  303. ;**************************************************************
  304. INDEX=27    ;DRAM Options Port #4 (Reset State = FFH), R/W
  305. ;**************************************************************
  306.  
  307. BIT=7    ;RAS Delay
  308.     0=No RAS Delay
  309.     1=1 HCLK
  310.  
  311. BIT=65    ;RAS ACTIVE (WRITES)
  312.     00=2 HCLKs
  313.     01=3 HCLKs
  314.     10=4 HCLKs
  315.     11=5 HCLKs
  316.  
  317. BIT=432    ;RAS ACTIVE (READS)
  318.     000=2 HCLKs
  319.     001=3 HCLKs
  320.     010=4 HCLKs
  321.     011=5 HCLKs
  322.     100=6 HCLKs
  323.     101=7 HCLKs
  324.     
  325.     110=8 HCLKs
  326.     111=9 HCLKs
  327.  
  328. BIT=10    ;RAS PRECHARGE
  329.     00=1 HCLK
  330.     01=2 HCLKs
  331.     10=3 HCLKs
  332.     11=4 HCLKs
  333.  
  334. ;**************************************************************
  335. INDEX=28    ;Data Transfer Control Port (Reset State = 00H) , R/W
  336. ;**************************************************************
  337. ;!!!! Achtung Register für doppeltindizierte Adressierung
  338. ;!!!! Die Doppeladressierung unterstützt die aktuelle Version
  339. ;!!!! von Chipset noch nicht
  340. ;!!!! betrifft EMS, Shadow, Cachable, R/W von 16K-Speicherbereichen
  341. ;!!!! für den Adreßbereich von 640 KB bis 1 MByte
  342. ;!!!! Register 28 legt den Transfertyp fest:
  343.  
  344. BIT=7    ;Initiate Transfer
  345.     0=No action.
  346.     1=Initiate Transfer
  347.  
  348. BIT=6    ;Read/Write Transfer
  349.     0=Read transfer.
  350.     1=Write transfer.
  351.  
  352. BIT=54    ;XX=Reserved. Do not change contents.
  353.  
  354. BIT=3210    ;Transfer/destination
  355.     0000=EMS translation RAM location (MSB)
  356.     0001=EMS translation RAM location (LSB)
  357.     0010=REMAP RAM translation location
  358.     0011=EMS Page Descriptor RAM location
  359.     0100=Reserved. Do not program.
  360.     0101=Reserved. Do not program.
  361.     0110=Reserved. Do not program.
  362.     0111=Reserved. Do not program.
  363.     1000=NON_CACHEHIMEM register (MSB)
  364.     1001=NON_CACHEHIMEM register (LSB)
  365.     1010=NON_CACHE1MLO register
  366.     1011=NON_CACHE1MHI register
  367.     1100=TOP_OF_REMAP_MEMORY register (MSB)
  368.     1101=TOP_OF_REMAP_MEMORY register (LSB)
  369.     1110=TOP_OF_MEMORY register (MSB)
  370.     1111=TOP_OF_MEMORY register (LSB)
  371.  
  372.  
  373. ;**************************************************************
  374. INDEX=29    ;RAM Address Register (Reset State = 00H), R/W
  375. ;**************************************************************
  376. ;!!!! Achtung Register für doppeltindizierte Adressierung
  377. ;!!!! Die Doppeladressierung unterstützt die aktuelle Version
  378. ;!!!! von Chipset noch nicht
  379. ;!!!! betrifft EMS, Shadow, Cachable, R/W von 16K-Speicherbereichen
  380. ;!!!! für den Adreßbereich von 640 KB bis 1 MByte
  381. ;!!!! RAM Address Page 0: von Segment A000 bis A3FF
  382. ;!!!!             Page 1:  "          A400 bis A7FF
  383. ;!!!!             etc.
  384.  
  385.  
  386. BIT=765    ;XXX=Reserved. Do not change contents.
  387.  
  388. BIT=43210    ;XXXXX=RAM address register contents
  389.  
  390. ;**************************************************************
  391. INDEX=2A    ;Data Transfer Port (Reset State = 00H), R/W
  392. ;**************************************************************
  393. ;!!!! Achtung Register für doppeltindizierte Adressierung
  394. ;!!!! Die Doppeladressierung unterstützt die aktuelle Version
  395. ;!!!! von Chipset noch nicht
  396. ;!!!! betrifft EMS, Shadow, Cachable, R/W von 16K-Speicherbereichen
  397. ;!!!! für den Adreßbereich von 640 KB bis 1 MByte
  398. ;!!!! Über den Data Transfer Port  wird  für die ausgewählte
  399. ;!!!! RAM Address Page die gewünschte Eigenschaft übermittelt:
  400.  
  401. BIT=0           ;0/1 Shadow
  402. BIT=1           ;0/1 Read
  403. BIT=2           ;0/1 Write
  404. BIT=3           ;0/1 Cacheing
  405. BIT=4           ;Reserved
  406. BIT=5           ;EMS Translation
  407. BIT=76          ;Reserved
  408.  
  409. ;**************************************************************
  410. INDEX=2B    ;Other options (Reset State = 00H), R/W
  411. ;**************************************************************
  412.  
  413. BIT=7    ;Reserved
  414.     0=Reserved
  415.     1=Reserved
  416.  
  417. BIT=6    ;EN_MBIOS
  418.     0/1 Middle BIOS
  419.  
  420. BIT=5    ;DATA PIPELINE_EN
  421.     0/1 Data Pipeline
  422.  
  423. BIT=4    ;EN_DMA_FLOW_THRU
  424.     0/1 DMA Flow-thru Mode
  425.  
  426. BIT=3    ;IO_DECODE
  427.     0=10-bit I/O Decode
  428.     1=16-bit I/O Decode
  429.  
  430. BIT=2    ;Reserved
  431.     0=Reserved. Do not program
  432.     1=Reserved. Do not program
  433.  
  434. BIT=1    ;EN_DMA_BRIDGE
  435.     1/0 16-bit DMA bridge
  436.  
  437. BIT=0    ;EN_WRITE_BUFFER
  438.     0/1 Write Buffering
  439.  
  440. ;**************************************************************
  441. INDEX=2D    ;DRAM Options Port #5 (Reset State = 03H), R/W
  442. ;**************************************************************
  443.  
  444. BIT=765    ;XXX=Reserved. Do not change contents.
  445.  
  446. BIT=4    ;RAS Timeout
  447.     0/1 10uS RAS Timeout
  448.  
  449. BIT=32    ;BUS Speed
  450.     00=33MHz
  451.     01=25MHz
  452.     10=20MHz
  453.     11=16MHz
  454.  
  455. BIT=10    ;BUS Recovery for DRAM cycles
  456.     00=No recovery
  457.     01=1 HCLK
  458.     10=0,5 HCLK
  459.     11=1 HCLK
  460.  
  461. ;**************************************************************
  462.