home *** CD-ROM | disk | FTP | other *** search
/ Best Objectech Shareware Selections / UNTITLED.iso / boss / grap / util / 006 / chiptech.txt < prev    next >
Text File  |  1993-01-22  |  49KB  |  1,136 lines
  1.   Chips and Technologies Super VGA Chip Sets:
  2.  
  3.  
  4.     82c450
  5.     82c451  256k DRAM    max 800x600 16col
  6.     82c452    1M DRAM    max 640x480 256col, 1024x768 16col
  7.     82c453    1M VRAM    max 800x600 256 col
  8.     82c455  256k DRAM    Flat Panel version
  9.     82c456  256k DRAM    do
  10.     82c457               do. Full color. 
  11.     F65520   1M  D/VRAM  do. Full color. max 1280x1024 16 col & 800x600 256 col
  12.     F65530   1M  D/VRAM  do. Full color. max 1280x1024 16 col & 800x600 256 col
  13.              Supports Local Bus.    
  14.  
  15.  
  16.     94h (R/W):  Setup Control Register for Microchannel boards
  17.        bit 0-2  Reserved
  18.          3  Enables Adapter VGA if set
  19.          4  Enters Setup Mode if set
  20.        5-7  Reserved
  21.        Note: This is the same register as 46E8h.
  22.  
  23.        100h (R): Microchannel ID low
  24.        bit 0-7  Bit 0-7 of Microchannel Card ID
  25.  
  26.        101h (R): Microchannel ID high
  27.        bit 0-7  Bit 8-15 of Microchannel Card ID
  28.  
  29.  102h (R/W): Global Enable
  30.  bit   0  VGA is enabled if set.
  31.  
  32.  103h (R/W): Multiple Enable
  33.  bit 0-3  Multiple VGA Enable
  34.        4  Must be 0 for propper operation of 82c455/6/7.
  35.        6  Extension registers at 3B6h/7h if set,
  36.       3D6h/7h if not.
  37.        7  Extension Registers Access Enable.
  38.       VGA Extension registers at 3d7h can only be
  39.       accessed if this bit is set.
  40.  Note: This register only available in Setup Mode.  
  41.  
  42.  104h (R): Global ID (Setup)             (Only in Setup Mode)
  43.  bit 0-7  Chip I/D.  0A5h if Chips and Tech Chip set.
  44.  
  45.  3C3h (R/W): Setup Control PS/2
  46.  bit   0  Enables motherboard VGA if set
  47.        4  Enters Setup mode if set
  48.  
  49.  3d4h index 22h (R/W): CPU Data Latch or Color Compare from last read
  50.  
  51.  3d4h index 24h (R/W): Attribute Controller flip/flop
  52.  
  53.  3d6h index  0  (R): Chip Version
  54.  bit 0-3  Revision number
  55.      4-7  Chipcode:
  56.        0: 451  1:452  2:455  3:453  5:456  6:457
  57.        7: 65520, 8:65530
  58.  
  59.  3d6h index  1  (R): DIP Switch Register
  60.  bit 0-6  State of the DIP switches.
  61.      0-7  (655x0) Read from Memory Address bus A on Reset.
  62.       Bit 0-1: CPU Bus type    
  63.             0=PI bus, 1=MC bus, 2=Local bus (65530 only), 3=ISA bus.
  64.         2: Pixel Clock Source (OSC/)
  65.             0: CLK0-CLK3 are pixel clock inputs. 
  66.                CLK0 or CLK1 is MCLK input.
  67.             1: CLK0 is MCLK input.
  68.                CLK1 is pixel clock input.
  69.                CLK2 is CLKSEL0 output.
  70.                CLK3 is CLKSEL1 output.   
  71.         3: Memory Clock Source (56M/)
  72.              0: MCLK = 56.644 MHz (80ns RAM)
  73.             If bit 2 is 0:
  74.               CLK0 is 50.350 MHz
  75.               CLK1 is 56.644 MHz (MCLK source)
  76.               CLK2 is 40.000 MHz
  77.               CLK3 is 44.900 MHz
  78.             If bit 2 is 1:
  79.               MCLK (CLK0) is 56.644 MHz
  80.               Clock Select 0 is 40.000 MHz
  81.               Clock Select 1 is 50.350 MHz
  82.               Clock Select 2 is user defined
  83.               Clock Select 3 is 44.900 MHz
  84.              1: MCLK = 50.350 MHz (100ns RAM)
  85.             If bit 2 is 0:
  86.               CLK0 is 50.350 MHz
  87.               CLK1 is 28.322 MHz (MCLK source)
  88.               CLK2 is 40.000 MHz
  89.               CLK3 is 44.900 MHz
  90.             If bit 2 is 1:
  91.               MCLK (CLK0) is 50.350 MHz
  92.               Clock Select 0 is 40.000 MHz
  93.               Clock Select 1 is 28.322 MHz
  94.               Clock Select 2 is user defined
  95.               Clock Select 3 is 44.900 MHz
  96.         4: Transceiver Control
  97.            If set there are no external transceivers (pin 69 is
  98.            VGARD output), if clear there are external transceivers
  99.            (pin 69 is ENAVEE/ output).
  100.  
  101.  3d6h index  2  (R/W): CPU Interface
  102.  bit   0  16bit memory enabled if set
  103.        1  (82c451-453) 16 bit I/O if set
  104.       (82c453 Only) Fast Font Enable   ???
  105.          The byte written to memory is used as a mask
  106.          for painting foreground color to the pixels
  107.          with the corresponding bit set and background
  108.          color to the rest.
  109.       (655x0 Only) Digital Monitor Clock Mode
  110.          0: CLK0 = 25 MHz, CLK1 = 28 MHz
  111.          1: CLK0 = 14 MHz (56MHz /4 or 28MHz /2)
  112.         CLK1 = 16 MHz (50MHz /3)
  113.        2  (82c451/2/3/5) Fast MCA buscycle decoding if set
  114.      3-4  (82c453 and 455-457) Attribute port pairing
  115.          0: Normal Attribute addressing
  116.          1: 3C1h is both read and write, 8 and 16 bit.
  117.          2: 3C1h is both read and write, 8 bit only.
  118.        5  (Not 82c451/2) 10 bit I/O decoding if set, 16 bit else
  119.        6  (82c453 Only) Pel Panning Control
  120.       (655x0 Only) If set external palette registers can be addressed
  121.               at 83C6h-83C9h. (Brooktree/Sierra type DACs).
  122.        7  (Read Only) Attribute flip-flop status. If set the Attribute
  123.              register (3C0h) is currently in Data mode.
  124.  
  125.  3d6h index  3  (R/W): ROM Interface                              (not 655x0)
  126.  bit   0  Disable on-card ROM if set.
  127.       Enable ROM at C0000h-C7FFFh if clear.
  128.  
  129.  3d6h index  4  (R/W): Memory Mapping           
  130.  bit 0-1  (82c452/3) Display Memory Size:
  131.               0: 256Kb, 1: 512Kb, 2: 1Mb.
  132.       (655x0) Memory Configuration
  133.            0: 2 x 256Kx4 D/VRAM  256K tot   8 bit datapath
  134.            1: 4 x 256Kx4 D/VRAM  512K tot  16 bit datapath
  135.            3: 2 x 512Kx8   DRAM    1M tot  16 bit datapath
  136.        2  (82c451/5/6/7) Enable bank access if set
  137.       (82c452/3, 655x0) If set CRTC Address can cross bank boundaries.
  138.        3  (82c457) If set DRAM timing is for 64Kx16 (4 WE, 1 CAS)
  139.            if clear for 64Kx4 (4 CAS, 1 WE).
  140.       (655x0)  Enables bank addressing if set.
  141.        4  (655x0)  If set VRAM interface, else DRAM interface.
  142.        5  (655x0)  If set CPU memory write buffer is enabled.
  143.        6  (655x0)  If set enables 0WS capability.
  144.        7  (655x0)  If set allows faster 0WS cycle timing.
  145.   
  146.  3d6h index  5h (R/W): Sequencer Control                       (452/3/7 only)
  147.  bit   2  (82c457)  Clock Pin Polarity.
  148.             If set CLK0 is defined as a common clock and CLK1/S0
  149.             and CLK2/S1 are select outputs. If clear one of CLK0,
  150.             CLK1 and CLK2 is selected as the display clock.
  151.  
  152.  3d6h index  6h (R/W): DRAM Interface                           (82c452 only)
  153.  
  154.  3d6h index  6h (R/W): Palette Control Register                 (655x0 only)
  155.  bit   0  If set enables external DAC if 3d6h index 6 bit 0 is 0.
  156.        1  If set disables the internal DAC.
  157.       Causes the DAC to power down and tri-states the outputs. 
  158.        2  If set enables 16 bit/pixel operation.
  159.       Timing to an external DAC will be SC11486 (Tseng) compatible.
  160.       (Two bytes output per pixel, one on the rising edge of PCLK
  161.       and one on the falling edge).
  162.        3  If set 16 bit pixels are 5 red-6 green-5 blue.
  163.       If clear they are 5 bits of each.
  164.        4  If set the Sense Status bit (3C2h bit 4) is driven by the SENSE
  165.       pin from external logic.
  166.        5  If set bypasses the internal RAMDAC.
  167.       This bit should always be clear.
  168.      6-7  Color Reduction Select. 
  169.       In flat panel modes these bits determine the algorithm used to
  170.       reduce 18 bit color data to 6 bits for mono panels.
  171.        0: NTSC weighting, 1: Equivalent weight, 2: Green only, 3: Color.
  172.  
  173.  3d6h index  8h (R/W): General Purpose Output Select B Register. (451/2/5/6/7 only)
  174.  bit   0  Select bit B for ERMIN/ pin.
  175.        1  Select bit B for TRAP/ pin.
  176.        2  (82c457) If set PNL14 pin outputs panel data bit 14,
  177.       if clear PNL14 pin outputs DATEN/.   
  178.  
  179.  3d6h index  9h (R/W): General Purpose Output Select A Register. (451/2/5/6/7 only)
  180.  bit   0  Select bit A for ERMIN/ pin.
  181.        1  Select bit A for TRAP/ pin.
  182.       Select A and B determine the output on the pin:
  183.         B      A        Output
  184.       clear  clear      Normal
  185.       clear   set       3-State
  186.        set   clear      Force low
  187.        set    set       Force high 
  188.  
  189.  3d6h index  Ah (R/W): Cursor Address Top                     (82c452/3 Only)
  190.  bit 0-1  Cursor Address bit 16,17
  191.      2-7  Reserved
  192.  
  193.  3d6h index  Bh (R/W): CPU Paging                         (82c451/5/6/7 only)
  194.  bit 0-1  Bank number in 64k chunks.
  195.  Note: This Bank register is used if in a 256 color mode and
  196.        the chip is a 82c451/5/6/7.
  197.  
  198.  3d6h index  Bh (R/W): Memory Paging Register          (82c452/3, 655x0 only)
  199.  bit   0  Enable extended paging (256 color paging) if set
  200.        1  If set Dual Pages are enabled. A0000h-A7FFFh uses 3d6h 
  201.       index 10h, A8000h-AFFFFh uses 3d6h index 11h.
  202.        2  CPU Address divide by 4 (256 color addressing)
  203.        3  (655x0) If set CPU address divide by 2 is enabled.
  204.        4  (6