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Encoding:
Internet Message Format  |  1996-08-05  |  1.7 KB
  1. Path: comma.rhein.de!yaps!arno
  2. From: arno@yaps.rhein.de (Arno Eigenwillig)
  3. Newsgroups: comp.sys.amiga.programmer
  4. Subject: Purpose of RISCiness (was: FWD: Fate of 68080)
  5. Message-ID: <9eU-x*Oxf@yaps.rhein.de>
  6. Date: Sun, 28 Jan 1996 18:38:01 +0100
  7. References: <4e7rhi$4fo@maureen.teleport.com> <4ealme$8fi@hades.datashopper.dk>
  8. Organization: Yet Another Private Site in Meckenheim, Germany
  9. X-Copyright: This article may not be distributed on a CD-ROM
  10.  or in printed form without prior written consent of the author.
  11. X-Newsreader: Arn V 1.04
  12.  
  13. In article <4ealme$8fi@hades.datashopper.dk>, Michael Berg writes:
  14.  
  15. > (For the slower readers -- RISC means Reduced Instruction Set, which in
  16. > turn means the processor has to execute many more instructions than a CISC
  17. > architecture to achieve the same thing. I don't recall the typical
  18. > RISC/CISC factor, but it's certainly more than 2).
  19.  
  20. Describing it this way neglects the advantages of a RISC architecture:
  21. Few and uniform opcodes make the CPU simpler, which allows for smaller
  22. chips, thus higher clock rates (think: heat!) and possibly hard-wired
  23. CPUs instead of microcode machines. (A microcode processor like any
  24. 680x0 has a low-level program in it which is directly understood by
  25. its hardware and interpretes the machine code.)
  26.  
  27. Furthermore, simple machine instructions make it easier to construct
  28. parallelized CPUs, because keeping track of dependancies between
  29. instructions (which is the main problem with such designs, AFAIK) gets
  30. easier.
  31.  
  32. I'm sure mlelstv or other general computing experts can shed more
  33. light on the matter.
  34.  
  35. -- __
  36. __/// Arno Eigenwillig /\ <arno@yaps.rhein.de> \/ PGP key available.
  37. \XX/   V+49-2225-5870  /\ <Arnooo @ #amigager> \/ MIME 8bit welcome.
  38.