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Encoding:
Internet Message Format  |  1996-08-05  |  1.7 KB
  1. Path: Hermes.grace.irl.cri.nz!maths!peterm
  2. From: peterm@maths.grace.cri.nz (Peter McGavin)
  3. Newsgroups: comp.sys.amiga.programmer
  4. Subject: Re: FWD: Fate of 68080
  5. Date: 28 Jan 1996 02:35:18 GMT
  6. Organization: Industrial Research Ltd
  7. Message-ID: <PETERM.96Jan28153518@tui.maths.irl.cri.nz>
  8. References: <4e7rhi$4fo@maureen.teleport.com> <4ealme$8fi@hades.datashopper.dk>
  9. NNTP-Posting-Host: tui.grace.cri.nz
  10. In-reply-to: mberg@datashopper.dk's message of 26 Jan 1996 14:23:55
  11.  
  12. mberg@datashopper.dk (Michael Berg) writes:
  13. >If the 604 is a RISC processor, then I am sure glad I don't have a 604 in
  14. >my machine. What a drag!
  15. >
  16. >(For the slower readers -- RISC means Reduced Instruction Set, which in
  17. >turn means the processor has to execute many more instructions than a CISC
  18. >architecture to achieve the same thing. I don't recall the typical
  19. >RISC/CISC factor, but it's certainly more than 2).
  20.  
  21. For compiled code, isn't the ratio is closer to 1:1?  And shouldn't
  22. the instruction execution rate generally be higher for a RISC chip
  23. than for a CISC one of similar complexity?
  24.  
  25. My understanding is that most compilers seldom generate code that uses
  26. the more obscure/complex instructions and addressing modes in CISC.
  27. Hence those instructions and addressing modes are eliminated in RISC.
  28. The chip-space and complexity saved are used for speeding up the
  29. remaining instructions.  This is done by adding more pipelines,
  30. caches, branch prediction and parallelism in place of obscure/complex
  31. instructions.
  32.  
  33. Intel seem to be trying the approach of implementing a RISC core and
  34. emulating complex instructions.  Don't the Pentium and P6 have far
  35. more transistors in them than existing PPCs?
  36. -- 
  37. Peter McGavin.   (p.mcgavin@irl.cri.nz)
  38.