home *** CD-ROM | disk | FTP | other *** search
/ OS/2 Shareware BBS: 10 Tools / 10-Tools.zip / lxapi32.zip / Include / asm / dma.h < prev    next >
C/C++ Source or Header  |  2002-04-26  |  10KB  |  277 lines
  1. /* $Id: dma.h,v 1.2 2002/04/26 23:09:18 smilcke Exp $ */
  2.  
  3. /*
  4.  * linux/include/asm/dma.h: Defines for using and allocating dma channels.
  5.  * Written by Hennus Bergman, 1992.
  6.  * High DMA channel support & info by Hannu Savolainen
  7.  * and John Boyd, Nov. 1992.
  8.  */
  9.  
  10. #ifndef _ASM_DMA_H
  11. #define _ASM_DMA_H
  12.  
  13. #include <asm/io.h>        /* need byte IO */
  14. #include <linux/delay.h>
  15. #include <linux/spinlock.h>    /* And spinlocks */
  16.  
  17.  
  18. #ifdef HAVE_REALLY_SLOW_DMA_CONTROLLER
  19. #define dma_outb    outb_p
  20. #else
  21. #define dma_outb    outb
  22. #endif
  23.  
  24. #define dma_inb        inb
  25.  
  26. /*
  27.  * NOTES about DMA transfers:
  28.  *
  29.  *  controller 1: channels 0-3, byte operations, ports 00-1F
  30.  *  controller 2: channels 4-7, word operations, ports C0-DF
  31.  *
  32.  *  - ALL registers are 8 bits only, regardless of transfer size
  33.  *  - channel 4 is not used - cascades 1 into 2.
  34.  *  - channels 0-3 are byte - addresses/counts are for physical bytes
  35.  *  - channels 5-7 are word - addresses/counts are for physical words
  36.  *  - transfers must not cross physical 64K (0-3) or 128K (5-7) boundaries
  37.  *  - transfer count loaded to registers is 1 less than actual count
  38.  *  - controller 2 offsets are all even (2x offsets for controller 1)
  39.  *  - page registers for 5-7 don't use data bit 0, represent 128K pages
  40.  *  - page registers for 0-3 use bit 0, represent 64K pages
  41.  *
  42.  * DMA transfers are limited to the lower 16MB of _physical_ memory.  
  43.  * Note that addresses loaded into registers must be _physical_ addresses,
  44.  * not logical addresses (which may differ if paging is active).
  45.  *
  46.  *  Address mapping for channels 0-3:
  47.  *
  48.  *   A23 ... A16 A15 ... A8  A7 ... A0    (Physical addresses)
  49.  *    |  ...  |   |  ... |   |  ... |
  50.  *    |  ...  |   |  ... |   |  ... |
  51.  *    |  ...  |   |  ... |   |  ... |
  52.  *   P7  ...  P0  A7 ... A0  A7 ... A0   
  53.  * |    Page    | Addr MSB | Addr LSB |   (DMA registers)
  54.  *
  55.  *  Address mapping for channels 5-7:
  56.  *
  57.  *   A23 ... A17 A16 A15 ... A9 A8 A7 ... A1 A0    (Physical addresses)
  58.  *    |  ...  |   \   \   ... \  \  \  ... \  \
  59.  *    |  ...  |    \   \   ... \  \  \  ... \  (not used)
  60.  *    |  ...  |     \   \   ... \  \  \  ... \
  61.  *   P7  ...  P1 (0) A7 A6  ... A0 A7 A6 ... A0   
  62.  * |      Page      |  Addr MSB   |  Addr LSB  |   (DMA registers)
  63.  *
  64.  * Again, channels 5-7 transfer _physical_ words (16 bits), so addresses
  65.  * and counts _must_ be word-aligned (the lowest address bit is _ignored_ at
  66.  * the hardware level, so odd-byte transfers aren't possible).
  67.  *
  68.  * Transfer count (_not # bytes_) is limited to 64K, represented as actual
  69.  * count - 1 : 64K => 0xFFFF, 1 => 0x0000.  Thus, count is always 1 or more,
  70.  * and up to 128K bytes may be transferred on channels 5-7 in one operation. 
  71.  *
  72.  */
  73.  
  74. #define MAX_DMA_CHANNELS    8
  75.  
  76. /* The maximum address that we can perform a DMA transfer to on this platform */
  77. #define MAX_DMA_ADDRESS      (PAGE_OFFSET+0x1000000)
  78.  
  79. /* 8237 DMA controllers */
  80. #define IO_DMA1_BASE    0x00    /* 8 bit slave DMA, channels 0..3 */
  81. #define IO_DMA2_BASE    0xC0    /* 16 bit master DMA, ch 4(=slave input)..7 */
  82.  
  83. /* DMA controller registers */
  84. #define DMA1_CMD_REG        0x08    /* command register (w) */
  85. #define DMA1_STAT_REG        0x08    /* status register (r) */
  86. #define DMA1_REQ_REG            0x09    /* request register (w) */
  87. #define DMA1_MASK_REG        0x0A    /* single-channel mask (w) */
  88. #define DMA1_MODE_REG        0x0B    /* mode register (w) */
  89. #define DMA1_CLEAR_FF_REG    0x0C    /* clear pointer flip-flop (w) */
  90. #define DMA1_TEMP_REG           0x0D    /* Temporary Register (r) */
  91. #define DMA1_RESET_REG        0x0D    /* Master Clear (w) */
  92. #define DMA1_CLR_MASK_REG       0x0E    /* Clear Mask */
  93. #define DMA1_MASK_ALL_REG       0x0F    /* all-channels mask (w) */
  94.  
  95. #define DMA2_CMD_REG        0xD0    /* command register (w) */
  96. #define DMA2_STAT_REG        0xD0    /* status register (r) */
  97. #define DMA2_REQ_REG            0xD2    /* request register (w) */
  98. #define DMA2_MASK_REG        0xD4    /* single-channel mask (w) */
  99. #define DMA2_MODE_REG        0xD6    /* mode register (w) */
  100. #define DMA2_CLEAR_FF_REG    0xD8    /* clear pointer flip-flop (w) */
  101. #define DMA2_TEMP_REG           0xDA    /* Temporary Register (r) */
  102. #define DMA2_RESET_REG        0xDA    /* Master Clear (w) */
  103. #define DMA2_CLR_MASK_REG       0xDC    /* Clear Mask */
  104. #define DMA2_MASK_ALL_REG       0xDE    /* all-channels mask (w) */
  105.  
  106. #define DMA_ADDR_0              0x00    /* DMA address registers */
  107. #define DMA_ADDR_1              0x02
  108. #define DMA_ADDR_2              0x04
  109. #define DMA_ADDR_3              0x06
  110. #define DMA_ADDR_4              0xC0
  111. #define DMA_ADDR_5              0xC4
  112. #define DMA_ADDR_6              0xC8
  113. #define DMA_ADDR_7              0xCC
  114.  
  115. #define DMA_CNT_0               0x01    /* DMA count registers */
  116. #define DMA_CNT_1               0x03
  117. #define DMA_CNT_2               0x05
  118. #define DMA_CNT_3               0x07
  119. #define DMA_CNT_4               0xC2
  120. #define DMA_CNT_5               0xC6
  121. #define DMA_CNT_6               0xCA
  122. #define DMA_CNT_7               0xCE
  123.  
  124. #define DMA_PAGE_0              0x87    /* DMA page registers */
  125. #define DMA_PAGE_1              0x83
  126. #define DMA_PAGE_2              0x81
  127. #define DMA_PAGE_3              0x82
  128. #define DMA_PAGE_5              0x8B
  129. #define DMA_PAGE_6              0x89
  130. #define DMA_PAGE_7              0x8A
  131.  
  132. #define DMA_MODE_READ    0x44    /* I/O to memory, no autoinit, increment, single mode */
  133. #define DMA_MODE_WRITE    0x48    /* memory to I/O, no autoinit, increment, single mode */
  134. #define DMA_MODE_CASCADE 0xC0   /* pass thru DREQ->HRQ, DACK<-HLDA only */
  135.  
  136. #define DMA_AUTOINIT    0x10
  137.  
  138. extern spinlock_t  dma_spin_lock;
  139.  
  140. static __inline__ unsigned long claim_dma_lock(void);
  141. static __inline__ void release_dma_lock(unsigned long flags);
  142. /* enable/disable a specific DMA channel */
  143. static __inline__ void enable_dma(unsigned int dmanr);
  144.  
  145. static __inline__ void disable_dma(unsigned int dmanr);
  146.  
  147. /* Clear the 'DMA Pointer Flip Flop'.
  148.  * Write 0 for LSB/MSB, 1 for MSB/LSB access.
  149.  * Use this once to initialize the FF to a known state.
  150.  * After that, keep track of it. :-)
  151.  * --- In order to do that, the DMA routines below should ---
  152.  * --- only be used while holding the DMA lock ! ---
  153.  */
  154. static __inline__ void clear_dma_ff(unsigned int dmanr)
  155. {
  156.     if (dmanr<=3)
  157.         dma_outb(0,  DMA1_CLEAR_FF_REG);
  158.     else
  159.         dma_outb(0,  DMA2_CLEAR_FF_REG);
  160. }
  161.  
  162. /* set mode (above) for a specific DMA channel */
  163. static __inline__ void set_dma_mode(unsigned int dmanr, char mode)
  164. {
  165.     if (dmanr<=3)
  166.         dma_outb(mode | dmanr,  DMA1_MODE_REG);
  167.     else
  168.         dma_outb(mode | (dmanr&3),  DMA2_MODE_REG);
  169. }
  170.  
  171. /* Set only the page register bits of the transfer address.
  172.  * This is used for successive transfers when we know the contents of
  173.  * the lower 16 bits of the DMA current address register, but a 64k boundary
  174.  * may have been crossed.
  175.  */
  176. static __inline__ void set_dma_page(unsigned int dmanr, char pagenr)
  177. {
  178.     switch(dmanr) {
  179.         case 0:
  180.             dma_outb(pagenr, DMA_PAGE_0);
  181.             break;
  182.         case 1:
  183.             dma_outb(pagenr, DMA_PAGE_1);
  184.             break;
  185.         case 2:
  186.             dma_outb(pagenr, DMA_PAGE_2);
  187.             break;
  188.         case 3:
  189.             dma_outb(pagenr, DMA_PAGE_3);
  190.             break;
  191.         case 5:
  192.             dma_outb(pagenr & 0xfe, DMA_PAGE_5);
  193.             break;
  194.         case 6:
  195.             dma_outb(pagenr & 0xfe, DMA_PAGE_6);
  196.             break;
  197.         case 7:
  198.             dma_outb(pagenr & 0xfe, DMA_PAGE_7);
  199.             break;
  200.     }
  201. }
  202.  
  203.  
  204. /* Set transfer address & page bits for specific DMA channel.
  205.  * Assumes dma flipflop is clear.
  206.  */
  207. static __inline__ void set_dma_addr(unsigned int dmanr, unsigned int a)
  208. {
  209.     set_dma_page(dmanr, (char)(a>>16));
  210.     if (dmanr <= 3)  {
  211.         dma_outb( a & 0xff, (char)((dmanr&3)<<1) + IO_DMA1_BASE );
  212.             dma_outb( (a>>8) & 0xff, (char)((dmanr&3)<<1) + IO_DMA1_BASE );
  213.     }  else  {
  214.         dma_outb( (a>>1) & 0xff, (char)((dmanr&3)<<2) + IO_DMA2_BASE );
  215.         dma_outb( (a>>9) & 0xff, (char)((dmanr&3)<<2) + IO_DMA2_BASE );
  216.     }
  217. }
  218.  
  219.  
  220. /* Set transfer size (max 64k for DMA1..3, 128k for DMA5..7) for
  221.  * a specific DMA channel.
  222.  * You must ensure the parameters are valid.
  223.  * NOTE: from a manual: "the number of transfers is one more
  224.  * than the initial word count"! This is taken into account.
  225.  * Assumes dma flip-flop is clear.
  226.  * NOTE 2: "count" represents _bytes_ and must be even for channels 5-7.
  227.  */
  228. static __inline__ void set_dma_count(unsigned int dmanr, unsigned int count)
  229. {
  230.         count--;
  231.     if (dmanr <= 3)  {
  232.         dma_outb( count & 0xff, (char)((dmanr&3)<<1) + 1 + IO_DMA1_BASE );
  233.         dma_outb( (count>>8) & 0xff, (char)((dmanr&3)<<1) + 1 + IO_DMA1_BASE );
  234.         } else {
  235.         dma_outb( (count>>1) & 0xff, (char)((dmanr&3)<<2) + 2 + IO_DMA2_BASE );
  236.         dma_outb( (count>>9) & 0xff, (char)((dmanr&3)<<2) + 2 + IO_DMA2_BASE );
  237.         }
  238. }
  239.  
  240.  
  241. /* Get DMA residue count. After a DMA transfer, this
  242.  * should return zero. Reading this while a DMA transfer is
  243.  * still in progress will return unpredictable results.
  244.  * If called before the channel has been used, it may return 1.
  245.  * Otherwise, it returns the number of _bytes_ left to transfer.
  246.  *
  247.  * Assumes DMA flip-flop is clear.
  248.  */
  249. static __inline__ int get_dma_residue(unsigned int dmanr)
  250. {
  251.     unsigned int io_port = (dmanr<=3)? ((dmanr&3)<<1) + 1 + IO_DMA1_BASE
  252.                      : ((dmanr&3)<<2) + 2 + IO_DMA2_BASE;
  253.  
  254.     /* using short to get 16-bit wrap around */
  255.     unsigned short count;
  256.  
  257.     count = 1 + dma_inb(io_port);
  258.     count += dma_inb(io_port) << 8;
  259.     
  260.     return (dmanr<=3)? count : (count<<1);
  261. }
  262.  
  263.  
  264. /* These are in kernel/dma.c: */
  265. extern int request_dma(unsigned int dmanr, const char * device_id);    /* reserve a DMA channel */
  266. extern void free_dma(unsigned int dmanr);    /* release it again */
  267.  
  268. /* From PCI */
  269.  
  270. #ifdef CONFIG_PCI
  271. extern int isa_dma_bridge_buggy;
  272. #else
  273. #define isa_dma_bridge_buggy     (0)
  274. #endif
  275.  
  276. #endif /* _ASM_DMA_H */
  277.