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Text File  |  1993-08-17  |  10KB  |  302 lines
  1. ;OPTI PTMAWB-V-Chipset für Pentium
  2.  
  3. ;82C596/82C597
  4.  
  5. INDEXPORT=22h
  6. DATENPORT=24h
  7.  
  8. ;**************************************************************
  9. INDEX=0 ;DRAM Configuration Register 1
  10. ;**************************************************************
  11. BIT=7   ;Reserved
  12.  
  13. BIT=6   ;
  14.         0= 512K x 36 2nd Bank NOT Installed
  15.         1= Installed
  16.  
  17. BIT=5   ;
  18.         0= 512K x 36 1st Bank NOT Installed
  19.         1= Installed
  20.  
  21. BIT=43210       ;Bank [0;3] DRAM Configuration
  22.  
  23. ;**************************************************************
  24. INDEX=1 ;DRAM Control Register 1
  25. ;**************************************************************
  26. BIT=7   ;Row Address Hold after RAS in CLKs
  27.         0= 2 CLKs
  28.         1= 1 CLKs
  29.  
  30. BIT=6   ;1/0 Address Decode Delay for write page hit
  31.  
  32. BIT=54  ;RAS Pulse width used for Refresh in CLKs
  33.         00= 7 CLKs
  34.         01= 6 CLKs
  35.         10= 5 CLKs
  36.         11= 4 CLKs
  37.  
  38. BIT=3   ;Read CAS Pulse width in CLKs
  39.         0= 3 CLKs
  40.         1= 2 CLKs
  41.  
  42. BIT=2   ; Write CAS Pulse width in CLKs
  43.         0= 3 CLKs
  44.         1= 2 CLKs
  45.  
  46. BIT=10  ;RAS Precharge in CLKs
  47.         00= 6 CLKs
  48.         01= 5 CLKs
  49.         10= 4 CLKs
  50.         11= 3 CLKs
  51.  
  52. ;**************************************************************
  53. INDEX=2 ;CACHE Control Register 1
  54. ;**************************************************************
  55. BIT=76  ;Cache Size Selection
  56.         00= 64K  If Index Register 0Fh bit 0 = 0
  57.         01= 128K If Index Register 0Fh bit 0 = 0
  58.         10= 256K If Index Register 0Fh bit 0 = 0
  59.         11= 512K If Index Register 0Fh bit 0 = 0
  60.  
  61.         00= 1Mb  If Index Register 0Fh bit 0 = 1
  62.         01= 2 Mb If Index Register 0Fh bit 0 = 1
  63.  
  64. BIT=54  ;Cache Write Policy
  65.         00= L2 cache Write Through
  66.         01= AWB Mode 1 (Write Through on Page Hit Only)
  67.         10= AWB Mode 2 (Write Through on Page Hit or RAS Inactive)
  68.         11= L2 cache Write Back
  69.  
  70. BIT=32  ;Cache Mode Select
  71.         00= Disable
  72.         01= Test Mode 1 (TAG data write through Index Register 07h
  73.         10= Test Mode 2 (TAG data read from Index Register 07h
  74.         11= Enable L2 cache
  75.  
  76. BIT=1   ;0/1 DRAM Post Write Enable
  77.  
  78. BIT=0   ;CAS Precharge for in CLKs
  79.         0= 2 CLKs
  80.         1= 1 CLKs
  81.  
  82. ;**************************************************************
  83. INDEX=3 ;Cache Control Register 2
  84. ;**************************************************************
  85. BIT=76  ;Cache Write Burst Mode CLKs
  86.         00= X-4-4-4 CLKs
  87.         01= X-3-3-3 CLKs
  88.         10= X-2-2-2 CLKs
  89.         11= Reserved
  90.  
  91. BIT=54  ;Cache Write Lead Off Cycle Cache CLKs
  92.         00= 5-X-X-X if Non-Pipelined
  93.         01= 4-X-X-X if Non-Pipelined
  94.         10= 3-X-X-X if Non-Pipelined
  95.         11= 4-X-X-X if Non-Pipelined
  96.  
  97.         00= 4-X-X-X if Pipelined
  98.         01= 3-X-X-X if Pipelined
  99.         10= 3-X-X-X if Pipelined
  100.         11= 4-X-X-X if Pipelined
  101.  
  102. BIT=32  ;Cache Read Burst Mode CLKs
  103.         00= X-4-4-4
  104.         01= X-3-3-3
  105.         10= X-2-2-2
  106.         11= Reserved
  107.  
  108. BIT=10  ;Cache Read Lead Off Cycle Cache CLKs
  109.         00= 5-X-X-X  if not Pipelined
  110.         01= 4-X-X-X  if not Pipelined
  111.         10= 3-X-X-X  if not Pipelined
  112.         11= Reserved
  113.         00= 4-X-X-X  if Pipelined
  114.         01= 3-X-X-X  if Pipelined
  115.         10= 2-X-X-X  if Pipelined
  116.         11= Reserved
  117. ;**************************************************************
  118. INDEX=4 ;Shadow Ram Control Register 1
  119. ;**************************************************************
  120. BIT=76  ;CC000h - CFFFFh Read/Write Control
  121.         00= Read/Write AT Bus
  122.         10= Read from AT / Write to DRAM
  123.         11= Read from DRAM / Write to DRAM
  124.         01= Read from DRAM Write Protected
  125.  
  126. BIT=54  ;C8000h - CBFFFh Read/Write Control
  127.         00= Read/Write AT Bus
  128.         10= Read from AT /Write to DRAM
  129.         11= Read from DRAM / Write to DRAM
  130.         01= Read from DRAM Write Protected
  131.  
  132. BIT=32  ;C4000h - C7FFFh Read/Write Control
  133.         00= Read/Write AT Bus
  134.         10= Read from AT / Write to DRAM
  135.         11= Read from DRAM / Write to DRAM
  136.         01= Read from DRAM Write Protected
  137.  
  138. BIT=10  ;C0000h - C3FFFh Read/Write Control
  139.         00= Read/Write AT Bus
  140.         10= Read from AT / Write to DRAM
  141.         11= Read from DRAM / Write to DRAM
  142.         01= Read from DRAM Write Protected
  143.  
  144. ;**************************************************************
  145. INDEX=5 ;Shadow Ram Control Register 2
  146. ;**************************************************************
  147. BIT=76  ;DC000h - DFFFFh Read/Write Control
  148.         00= Read/Write AT Bus
  149.         10= Read from DRAM / Write to DRAM
  150.         11= Read from DRAM / Write Protected
  151.  
  152. BIT=54  ;D8000h - DBFFFh Read/Write Control
  153.         00= Read/Write AT Bus
  154.         10= Read from AT / Wrtie to DRAM
  155.         11= Read from DRAM / Write to DRAM
  156.         01= Read from DRAM Write Protected
  157.  
  158. BIT=32  ;D4000h - D7FFFh Read/Write Control
  159.         00= Read/Write AT Bus
  160.         10= Read from AT / Write to DRAM
  161.         11= Read from DRAM / Write to DRAM
  162.         01= Read from DRAM Write Protected
  163.  
  164. BIT= 10 ;D0000h - D3FFFh Read/Write Control
  165.         00= Read/Write AT Bus
  166.         10= Read from AT / Write to DRAM
  167.         11= Read from DRAM / Write to DRAM
  168.         01= Read from DRAM Write Protected
  169.  
  170. ;**************************************************************
  171. INDEX=6 ;Shadow Ram Control Register 3
  172. ;**************************************************************
  173. BIT=7   ;DRAM Hole in System Memory from 80000h to 9FFFFh
  174.         0= No Hole in Memory
  175.         1= Enable Hole in Memory
  176.  
  177. BIT=6   ;Wait state for VL master
  178.         0= Add 1 wait state
  179.         1= No wait state
  180.         No wait state is recommended for LCLK speeds 33 MHz and below.
  181. BIT=5   ;Range C0000h - C7FFFh Cacheable
  182.  
  183. BIT=4   ;Range F0000h = FFFFFh Cacheable
  184.         0= Not Cacheable
  185.         1= Cacheable
  186.  
  187. BIT= 32 ;F0000h - FFFFFh Read/Write Control
  188.         00= Read/Write AT Bus
  189.         10= Read from AT / Write to DRAM
  190.         11= Read from DRAM / Write to DRAM
  191.         01= Read from DRAM Write Protected
  192.  
  193. BIT=10  ;E0000h - EFFFFh Read/Write Control
  194.         00= Read/Write AT Bus
  195.         10= Read from AT /Write to DRAM
  196.         11= Read from DRAM / Wrtie to DRAM
  197.         01= Read from DRAM Write Protected
  198.  
  199. ;**************************************************************
  200. INDEX=7 ;TAG Register
  201. ;**************************************************************
  202. BIT=76543210    ;TAG Test Register
  203.  
  204. ;**************************************************************
  205. INDEX=8 ;CPU CACHE Control Register 1
  206. ;**************************************************************
  207. BIT=7   ;L2 Cache Single Bank Select
  208.         0= Double Bank (interleaved)
  209.         1= Single Bank (non-interleaved)
  210.  
  211. BIT=6   ;0/1 Line Comparator for Bus Masters
  212.         ;For a master request if the subsequent read/write is within
  213.         ;the same cache line, CPU "Inquire" cycles are not done until
  214.         ;there is a cache line miss.
  215.  
  216. BIT=5   ;CPU HITM# pin Sample Timing
  217.         0= Delay 1 Clock
  218.         1= Do Not Delay
  219.  
  220. BIT=4   ;0/1 Parity Check
  221.  
  222. BIT=3   ;0/1 Hidden Refresh
  223.  
  224. BIT=2   ;0/1 CPU address Pipelining
  225.  
  226. BIT=1   ;L1 Cache Write Back
  227.         0= Write Through Only
  228.         1= Write Back Enabled
  229.  
  230. BIT=0   ;BIOS (F0000h - FFFFFh) area cacheability in L1 cache
  231.         0= Not cached in L1 cache
  232.         1= cacheable in L1 cache
  233.  
  234. ;**************************************************************
  235. INDEX=0A        ;System Memory Address Decode Register 1
  236. ;**************************************************************
  237. BIT=76543210    ;System Memory function "A" Starting address HA[26:19]
  238.  
  239. ;**************************************************************
  240. INDEX=0B        ;System Memory Address Decode Register 2
  241. ;**************************************************************
  242. BIT=76543210    ;System Memory function "B" Starting address HA[26:19]
  243.  
  244. ;**************************************************************
  245. INDEX=0C        ;Extended DMA Register
  246. ;**************************************************************
  247. BIT=76  ;SYSC Version Number
  248. BIT=54  ;Reserved
  249. BIT=3   ;0/1 Extended DMA Page Register Enable
  250. BIT=210 ;Extended DMA Page Address
  251.         2= A26
  252.         1= A25
  253.         0= A24
  254.  
  255. ;**************************************************************
  256. INDEX=0D        ;ROMCS# Register
  257. ;**************************************************************
  258. BIT=7   ;0/1 ROMCS# for C8000h - CFFFFh
  259.  
  260. BIT=6   ;0/1 ROMCS# for C0000h - C7FFFh
  261.  
  262. BIT=5   ;0/1 ROMCS# for D8000h - DFFFFh
  263.  
  264. BIT=4   ;0/1 ROMCS# for D0000h - D7FFFh
  265.  
  266. BIT=3   ;0/1 ROMCS# for E8000h - EFFFFh
  267.  
  268. BIT=2   ;0/1 ROMCS# for E0000h - E7FFFh
  269.  
  270. BIT=1   ;1/0 ROMCS# for F8000h - FFFFFh
  271.  
  272. BIT=0   ;1/0 ROMCS# for F0000h - F7FFFh
  273.  
  274. ;**************************************************************
  275. INDEX=0F        ;Deturbo Control Register 1
  276. ;**************************************************************
  277. BIT=7   ;Reserved
  278. BIT=6   ;0/1 Additional AT Master Sync Time
  279.         ;Enable is recommended for LCLK speeds 33 MHz and above.
  280.  
  281.  
  282. BIT=5   ;1/0 Access above 16 Mb to AT bus
  283. BIT=4   ;0/1 Enable Parity test mode
  284.  
  285. BIT=32  ;Deturbo value
  286.         ;If the Deturbo enable bit is set, the system speed throttle
  287.         ;is controlled by these bits.
  288.         00= minimum
  289.         01= medium low
  290.         10= medium high
  291.         11= maximum
  292.  
  293. BIT=1   ;Deturbo Counter Enable Control
  294.         1= Enable Deturbo counter and SLOW#
  295.         0= Disable Deturbo counter and SLOw#
  296.  
  297. BIT0=   ;Cache size selection
  298.         0= Below 1 Mb
  299.         1= Above 1 Mb
  300.         (Refer to Register Index 02h also)
  301.  
  302.