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Text File  |  1996-01-31  |  5KB  |  151 lines
  1. ;**********************************************************
  2. NAME=iNTEL ARIES PCIset
  3. ;**********************************************************
  4. ConfigAccess=1
  5. MACRO OPEN =0CFBh:xxxxxxx1,0CFAh:00000000
  6. MACRO CLOSE=0CFBh:xxxxxxx0
  7. MODE=INDEX32                       ;; alle Zugriffe 32-Bittig
  8. INDEXPORT=0CF8h                    ;; CONFADDR
  9. DATENPORT=0CFCh                    ;; CONFDATA
  10. BASEADR=80002800h
  11.  
  12. *IF 0:<>$8086
  13.  
  14.  WRITELN "CONFIGAccess 1 nicht implementiert"
  15.  MODE=DIRECT
  16.  ConfigAccess=0
  17.  MACRO OPEN=0CF8h:1111xxxx,0CFAh:00000000
  18.  MACRO CLOSE=0CF8h:0000xxxx,0CFAh:00000000
  19.  BASEADR=C000h
  20.  
  21.  *IF 0:<>$8086
  22.    WRITELN "CONFIGAccess 0 nicht implementiert"
  23.    EXIT "Abbruch, kein PCI-Zugriff möglich"
  24.  *ELSE
  25.    WRITELN "CONFIGAccess 0 implementiert"
  26.  *ENDIF
  27. *ELSE
  28.     WRITELN "CONFIGAccess 1 implementiert"
  29. *ENDIF
  30.  
  31. ;**********************************************************
  32. CR0        ; Prozessor Controll Register 0
  33. ;**********************************************************
  34. BIT=30,29   ; L1-Cache CD, NW
  35.             00=Normal
  36.             01=Invalid (=> Protection Exception)
  37.             10=Cache freeze coherent
  38.             11=Cache freeze incoherent
  39. BIT=18     ;0/1 Alignment-Check
  40. BIT=16     ;0/1 Write Protect
  41.  
  42. ;**********************************************************
  43. INDEX=40h  ;PCI Control Register
  44. ;**********************************************************
  45.  
  46. BIT=2       ;0/1 PCI Posted Write Buffer Enable     
  47. BIT=1       ;0/1 CPU-to-PCI Bursting Enable
  48. BIT=0       ;0/1 CPU-to-PCI Byte Merging
  49.  
  50. ;**********************************************************
  51. INDEX16=52h ;L2 Cache Control Register
  52. ;**********************************************************
  53. BIT=12       ;Hit Dirty Write Cycle Time
  54.         0=determined by Bit 11
  55.         1=0 Wait-State(2-1-1-1)
  56. BIT=11       ;Write Cycle Time
  57.         0=Timing for L2 cache writes :4-2-2-2
  58.         1=Timing for L2 cache writes :3-2-2-2
  59. BIT=10,09  ;Subsequent Read Cache Timing
  60.         00=X-3-3-3
  61.         01=X-2-2-2
  62.         10=X-1-1-1
  63. BIT=08       ;Initial Read Timing
  64.         0= 3-x-x-x
  65.         1= 2-x-x-x
  66. BIT=04      ;Cache Configuration
  67.         0= non-interleaved
  68.         1= interleaved
  69. BIT=03      ;L2 Cache Write Policy
  70.         0= write-trough
  71.         1= write-back
  72. BIT=02,01,00 ;L2 Cache Size
  73.         000= Disabled
  74.         001= 64 KBytes
  75.         010= 128 KBytes
  76.         011= 256 Kbytes
  77.         100= 512 Kbytes
  78.  
  79. ;****************************************
  80. INDEX16=56h
  81. ;****************************************
  82. BIT=03      ;0/1 Fast Page Write Enable
  83. BIT=02      ;0/1 Fast Page Data Read Enable
  84. BIT=01      ;0/1 Fast Page Code Read Enable
  85.  
  86. ;****************************************
  87. INDEX16=48h
  88. ;****************************************
  89. BIT=01,00   ;PCI IDE Enable
  90.          00= Disabled
  91.          01= Primary
  92.              10= Secondary
  93.  
  94. ;****************************************
  95. INDEX=B2h   ;APM Control Port
  96. ;****************************************
  97. BIT=76543210 ;APM 
  98.  
  99. ;****************************************
  100. INDEX=B3h   ;APM Status Port
  101. ;****************************************
  102. BIT=76543210 ;APM Status
  103.  
  104. ;****************************************
  105. INDEX=70h   ;SMRAM Control Register
  106. ;****************************************
  107. BIT=6       ;SMRAM Space Open
  108. BIT=5        ;SMRAM Close
  109. BIT=4       ;SMRAM Lock
  110. BIT=210     ;SMRAM Base Address (see Docu)
  111.  
  112. ;****************************************
  113. INDEX=A0h   ;SMI Control Register
  114. ;****************************************
  115. BIT=43      ;Fast Off Timer Control
  116.          00= 1 Minute
  117.              01= Disabled
  118.              10= 1 HCLKIN
  119.              11= 1 msec
  120. BIT=2       ;0/1 Signal Throttle Enable
  121. BIT=1       ;0/1 STPCLK Signal Enable
  122. BIT=0       ;SMI Signal
  123.  
  124. ;****************************************
  125. INDEX16=A2h ;SMI Enable Register
  126. ;****************************************
  127. BIT=07       ;0/1 APMC Write SMI Enable
  128. BIT=06       ;0/1 EXTSMI Signal SMI Enable
  129. BIT=05       ;0/1 Fast Off Timer SMI Enable
  130.  
  131. ;****************************************
  132. INDEX32=A4h ;System Event Enable
  133. ;****************************************
  134. BIT=31      ;0/1 Fast Off SMI Enable
  135. BIT=30      ;0/1 INTR Enable
  136. BIT=29      ;0/1 Fast Off NMI Enable
  137. BIT=15      ;0/1 Fast Off IRQ 15 Enable
  138. BIT=14      ;0/1 Fast Off IRQ 14 Enable
  139. BIT=13      ;0/1 Fast Off IRQ 13 Enable
  140. BIT=12      ;0/1 Fast Off IRQ 12 Enable
  141. BIT=11      ;0/1 Fast Off IRQ 11 Enable
  142. BIT=10      ;0/1 Fast Off IRQ 10 Enable
  143. BIT=09      ;0/1 Fast Off IRQ 9 Enable
  144. BIT=08      ;0/1 Fast Off IRQ 8 Enable
  145. BIT=07      ;0/1 Fast Off IRQ 7 Enable
  146. BIT=06      ;0/1 Fast Off IRQ 6 Enable
  147. BIT=05      ;0/1 Fast Off IRQ 5 Enable
  148. BIT=04      ;0/1 Fast Off IRQ 4 Enable
  149. BIT=03      ;0/1 Fast Off IRQ 3 Enable
  150.  
  151.