home *** CD-ROM | disk | FTP | other *** search
/ HAM Radio 3 / hamradioversion3.0examsandprograms1992.iso / misc / 9q920411 / scc.c < prev    next >
C/C++ Source or Header  |  1992-04-01  |  46KB  |  1,492 lines
  1. /* Generic driver for Z8530 boards, modified from the PE1CHL
  2.  * driver for use with NOS. This version also supports the NRS
  3.  * mode when used as an asynch port. Device setup is similar to
  4.  * that of the PE1CHL version, with the addition of user specification
  5.  * of buffer size (bufsize). See the file "scc.txt" for general
  6.  * information on the use of this driver and setup procedures.
  7.  *
  8.  * General differences between this driver and the original version:
  9.  *
  10.  * 1) Slip encoding and decoding is not done in the driver, but
  11.  *    using the routines in slip.c, and these routines are supported
  12.  *    in a manner similar to the asynch routines for the 8250. The
  13.  *    input is handled via fifo buffer, while output is direct. The
  14.  *    routines scc_send and get_scc are called via pointers in the
  15.  *    Slip and Nrs structs for the parcticular channel.
  16.  *
  17.  * 2) The timer routine, scctim, is not installed directly in the
  18.  *    timer interrupt chain, but is called through the systick routine
  19.  *    in pc.c.
  20.  *
  21.  * 3) Facilities of nos are used whenever possible in place of direct
  22.  *    structure or variable manipulation. Mbuf management is handled
  23.  *    this way, along with interface initialization.
  24.  *
  25.  * 4) Nrs mode support is added in a manner similar to that of the
  26.  *    Slip support. I have not had an opportunity to test this, but
  27.  *    it is essentially identical to the way the 8250 version works.
  28.  *
  29.  * 5) Callsign specification on radio modes (kiss,nrs,ax25) is an
  30.  *    option. If not supplied, the value of Mycall will be used.
  31.  *
  32.  * 6) Bufsize specification is now a parameter on setup of each channel.
  33.  *    This is the size of the fifo on asynch input, and the size of
  34.  *    mbuf buffers for sdlc mode. Since the fifo buffer can fill up,
  35.  *    this value should be reasonably large for asynch mode. Mbufs
  36.  *    are chained when they fill up, so having a small bufsize with
  37.  *    sdlc modes (ax25) does not result in loss of characters.
  38.  *
  39.  * 7) Because slip and nrs decoding is handled outside the driver,
  40.  *    sccstat cannot be used to report sent and receive packet counts
  41.  *    in asynch mode, and these fields are blanked on display in asynch
  42.  *    modes.
  43.  *
  44.  *
  45.  * I am interested in setting up some default initializations for
  46.  * the popular Z8530 boards, to minimize user problems in constructing
  47.  * the proper attach init entries. These would allow for shortened
  48.  * entries to use the defaults, such as "attach scc 1 init drsi" to
  49.  * attach a DRSI board in standard configuration at its default address.
  50.  * Since I do not have complete technical information on all such boards,
  51.  * I would very much appreciate any information that users can provide
  52.  * me regarding particular boards.
  53.  *
  54.  * 1/25/90
  55.  *
  56.  * Modifications:
  57.  *
  58.  * 2/17/90:
  59.  *
  60.  * 1) Added mods from PE1CHL which reflect relevent changes to the
  61.  *    scc driver in his version of net between 10/89 and 1/90. Changes
  62.  *    incorporated include additional delays in sccvec.asm, addition
  63.  *    of external clock mode, and initialization for the 8536 as a
  64.  *    clock divider on the DRSI board. "INLINE" is a slight delay
  65.  *    for register access incorporated for use with the inline i/o
  66.  *    code in MSC. This may not be useful or necessary with TURBO.
  67.  *    Changes making "TPS" a variable were not added, since the
  68.  *    scc timer does not install itself on the hardware interrupt
  69.  *    in this version.
  70.  * 
  71.  *
  72.  * Ken Mitchum, KY3B       km@cs.pitt.edu  km@dsl.pitt.edu
  73.  *                             or mail to the tcpip group
  74.  *
  75.  */
  76.  
  77. /* Added ANSI-style prototypes, reformatted source, minor delinting.
  78.  * Integrated into standard 900201 NOS by KA9Q.
  79.  */
  80.  
  81. /*
  82.  * Generic driver for Z8530 SCC chip in SLIP, KISS or AX.25 mode.
  83.  *
  84.  * Written by R.E. Janssen (PE1CHL) using material from earlier
  85.  * EAGLE and PC100 drivers in this package.
  86.  *
  87.  * The driver has initially been written for my own Atari SCC interface
  88.  * board, but it could eventually replace the other SCC drivers.
  89.  *
  90.  * Unfortunately, there is little consistency between the different interface
  91.  * boards, as to the use of a clock source, the solution for the fullduplex
  92.  * clocking problem, and most important of all: the generation of the INTACK
  93.  * signal.    Most designs do not even support the generation of an INTACK and
  94.  * the read of the interrupt vector provided by the chip.
  95.  * This results in lots of configuration parameters, and a fuzzy
  96.  * polltable to be able to support multiple chips connected at one interrupt
  97.  * line...
  98.  *
  99.  */
  100.  
  101.  
  102. #include <stdlib.h>
  103. #include <stdio.h>
  104. #include <ctype.h>
  105. #include <time.h>
  106. #include <dos.h>
  107. #include "global.h"
  108. #include "mbuf.h"
  109. #include "config.h"
  110. #include "netuser.h"
  111. #include "proc.h"
  112. #include "iface.h"
  113. #include "pktdrvr.h"
  114. #include "slip.h"
  115. #include "nrs.h"
  116. #include "8250.h"
  117. #include "scc.h"
  118. #include "8530.h"
  119. #include "8536.h"
  120. #include "ax25.h"
  121. #include "trace.h"
  122. #include "pc.h"
  123. #include "kiss.h"
  124. #include "devparam.h"
  125.  
  126. /* interrupt handlers */
  127. extern INTERRUPT sccvec();
  128. extern INTERRUPT sccnovec();
  129.  
  130. /* variables used by the SCC interrupt handler in sccvec.asm */
  131. static INTERRUPT (*Orgivec)();    /* original interrupt vector */
  132.  
  133. struct sccinfo Sccinfo = {0};        /* global info about SCCs */
  134. struct sccchan *Sccchan[2 * MAXSCC] = {0}; /* information per channel */
  135. ioaddr Sccvecloc = {0};            /* location to access for SCC vector */
  136. unsigned char Sccmaxvec = {0};        /* maximum legal vector from SCC */
  137. ioaddr Sccpolltab[MAXSCC+1][2] = {0};    /* polling table when no vectoring */
  138.  
  139. #if defined(INLINE)
  140. static unsigned scc_delay __ARGS((unsigned v));
  141.  
  142. static unsigned scc_delay (v)        /* delay for about 5 PCLK cycles */
  143.    unsigned v;                /* pass-through used for input */
  144.  
  145. {
  146.    register int i,j;            /* it takes time to save them */
  147.  
  148.    return v;                /* return the passed parameter */
  149. }
  150. #endif
  151.  
  152. unsigned char Random = 0;        /* random number for p-persist */
  153.  
  154. static int scc_call __ARGS((struct iface *ifp,char *call));
  155. static int scc_init __ARGS((int nchips,ioaddr iobase,int space,int aoff,
  156.  int boff,int doff,ioaddr intack,int ivec,long clk,int pclk,int hwtype,
  157.  int hwparam));
  158. static int scc_raw __ARGS((struct iface *ifp,struct mbuf *bp));
  159. static int scc_stop __ARGS((struct iface *ifp));
  160. static int get_scc __ARGS((int dev));
  161. static int scc_send __ARGS((int dev,struct mbuf *bp));
  162. static int scc_async __ARGS((struct sccchan *scc));
  163.  
  164. static void scc_sdlc __ARGS((struct sccchan *scc));
  165. static void scc_tossb __ARGS((struct sccchan *scc));
  166. static void scc_txon __ARGS((struct sccchan *scc));
  167. static void scc_txoff __ARGS((struct sccchan *scc));
  168. static int32 scc_aioctl __ARGS((struct iface *ifp,int cmd,int set,int32 val));
  169. static int32 scc_sioctl __ARGS((struct iface *ifp,int cmd,int set,int32 val));
  170. static void scc_sstart __ARGS((struct sccchan *scc));
  171. static unsigned int scc_speed __ARGS((struct sccchan *scc,
  172.   unsigned int clkmode,long speed));
  173. static void scc_asytx __ARGS((struct sccchan *scc));
  174. static void scc_asyex __ARGS((struct sccchan *scc));
  175. static void scc_asyrx __ARGS((struct sccchan *scc));
  176. static void scc_asysp __ARGS((struct sccchan *scc));
  177. static void scc_sdlctx __ARGS((struct sccchan *scc));
  178. static void scc_sdlcex __ARGS((struct sccchan *scc));
  179. static void scc_sdlcrx __ARGS((struct sccchan *scc));
  180. static void scc_sdlcsp __ARGS((struct sccchan *scc));
  181.  
  182. /* Attach an SCC channel to the system, or initialize SCC driver.
  183.  * operation depends on argv[2]:
  184.  * when "init", the SCC driver is initialized, and global information about
  185.  * the hardware is set up.
  186.  * argv[0]: hardware type, must be "scc"
  187.  * argv[1]: number of SCC chips we will support
  188.  * argv[2]: mode, must be: "init" in this case
  189.  * argv[3]: base address of SCC chip #0 (hex)
  190.  * argv[4]: spacing between SCC chip base addresses
  191.  * argv[5]: offset from chip base address to channel A control register
  192.  * argv[6]: offset from chip base address to channel B control register
  193.  * argv[7]: offset from each channel's control register to data register
  194.  * argv[8]: address of INTACK/Read Vector port. 0 to read from RR3A/RR2B
  195.  * argv[9]: CPU interrupt vector number for all connected SCCs
  196.  * argv[10]: clock frequency (PCLK/RTxC) of all SCCs in cycles per second
  197.  *         prefix with "p" for PCLK, "r" for RTxC clock (for baudrate gen)
  198.  * argv[11]: optional hardware type (for special features)
  199.  * argv[12]: optional extra parameter for special hardware
  200.  *
  201.  * otherwise, a single channel is attached using the specified parameters:
  202.  * argv[0]: hardware type, must be "scc"
  203.  * argv[1]: SCC channel number to attach, 0/1 for first chip A/B, 2/3 for 2nd...
  204.  * argv[2]: mode, can be:
  205.  *        "slip", "kiss", "ax25"
  206.  * argv[3]: interface label, e.g., "sl0"
  207.  * argv[4]: maximum transmission unit, bytes
  208.  * argv[5]: interface speed, e.g, "1200". prefix with "d" when an external
  209.  *        divider is available to generate the TX clock.    When the clock
  210.  *        source is PCLK, this can be a /32 divider between TRxC and RTxC.
  211.  *        When the clock is at RTxC, the TX rate must be supplied at TRxC.
  212.  *        This is needed only for AX.25 fullduplex.
  213.  *        When this arg is given as "ext", the transmit and receive clock
  214.  *        are external, and the BRG and DPLL are not used.
  215.  * argv[6]: buffer size
  216.  * argv[7]: callsign used on the radio channels (optional)
  217.  */
  218.  
  219. int
  220. scc_attach(argc,argv)
  221. int argc;
  222. char *argv[];
  223. {
  224.     register struct iface *ifp;
  225.     struct sccchan *scc;
  226.     unsigned int chan,brgrate;
  227.     int pclk = 0,hwtype = 0,hwparam = 0;
  228.     int xdev;
  229.  
  230.     /* first handle the special "init" mode, to initialize global stuff */
  231.  
  232.     if(!strcmp(argv[2],"init")){
  233.     if(argc < 11)            /* need at least argv[1]..argv[10] */
  234.         return -1;
  235.  
  236.     if(isupper(argv[10][0]))
  237.         argv[10][0] = tolower(argv[10][0]);
  238.  
  239.     if(argv[10][0] == 'p'){    /* wants to use PCLK as clock? */
  240.         pclk = 1;
  241.         argv[10]++;
  242.     } else {
  243.         if(argv[10][0] == 'r')    /* wants to use RTxC? */
  244.         argv[10]++;        /* that's the default */
  245.     }
  246.     if(argc > 11)            /* optional hardware type */
  247.         hwtype = htoi(argv[11]);    /* it is given in hex */
  248.  
  249.     if(argc > 12)            /* optional hardware param */
  250.         hwparam = htoi(argv[12]);    /* also in hex */
  251.  
  252.     return scc_init(atoi(argv[1]),(ioaddr) htol(argv[3]),atoi(argv[4]),
  253.         atoi(argv[5]),atoi(argv[6]),atoi(argv[7]),
  254.         (ioaddr) htol(argv[8]),atoi(argv[9]),
  255.         atol(argv[10]),pclk,hwtype,hwparam);
  256.     }
  257.     /* not "init", so it must be a valid mode to attach a channel */
  258.     if(strcmp(argv[2],"ax25") && strcmp(argv[2],"kiss") &&
  259.      strcmp(argv[2],"slip")){
  260.         printf("Mode %s unknown for SCC\n",argv[2]);
  261.         return -1;
  262.     }
  263.     if(strcmp(argv[2],"slip") == 0 || strcmp(argv[2],"kiss") == 0){
  264.         for(xdev = 0;xdev < SLIP_MAX;xdev++)
  265.             if(Slip[xdev].iface == NULLIF)
  266.                 break;
  267.         if(xdev >= SLIP_MAX){
  268.             tprintf("Too many slip devices\n");
  269.             return -1;
  270.         }
  271.     }
  272.     if(strcmp(argv[2],"nrs") == 0){
  273.         for(xdev = 0;xdev < NRS_MAX;xdev++)
  274.             if(Nrs[xdev].iface == NULLIF)
  275.                 break;
  276.  
  277.         if(xdev >= NRS_MAX){
  278.             tprintf("Too many nrs devices\n");
  279.             return -1;
  280.         }
  281.     }
  282.     if(!Sccinfo.init){
  283.         printf("First init SCC driver\n");
  284.         return -1;
  285.     }
  286.     if((chan = atoi(argv[1])) > Sccinfo.maxchan){
  287.         printf("SCC channel %d out of range\n",chan);
  288.         return -1;
  289.     }
  290.     if(Sccchan[chan] != NULLCHAN){
  291.         printf("SCC channel %d already attached\n",chan);
  292.         return -1;
  293.     }
  294.     /* create interface structure and fill in details */
  295.     ifp = (struct iface *) callocw(1,sizeof(struct iface));
  296.     ifp->name = mallocw(strlen(argv[3]) + 1);
  297.     strcpy(ifp->name,argv[3]);
  298.  
  299.     ifp->mtu = atoi(argv[4]);
  300.     ifp->dev = chan;
  301.     ifp->stop = scc_stop;
  302.  
  303.     scc = (struct sccchan *) callocw(1,sizeof(struct sccchan));
  304.     scc->ctrl = Sccinfo.iobase + (chan / 2) * Sccinfo.space + Sccinfo.off[chan % 2];
  305.     scc->data = scc->ctrl + Sccinfo.doff;
  306.     scc->iface = ifp;
  307.  
  308.     if(isupper(argv[5][0]))
  309.         argv[5][0] = tolower(argv[5][0]);
  310.  
  311.     switch (argv[5][0]) {
  312.     case 'd':                /* fulldup divider installed? */
  313.         scc->fulldup = 1;        /* set appropriate flag */
  314.         argv[5]++;            /* skip the 'd' */
  315.         break;
  316.  
  317.     case 'e':                /* external clocking? */
  318.         scc->extclock = 1;        /* set the flag */
  319.         break;
  320.     }
  321.  
  322.     scc->bufsiz = atoi(argv[6]);
  323.     ifp->addr = Ip_addr; 
  324.     Sccchan[chan] = scc;        /* put addr in table for interrupts */
  325.  
  326.     switch(argv[2][0]){             /* mode already checked above */
  327. #ifdef AX25
  328.     case 'a':    /* AX.25 */
  329.         scc_sdlc(scc);                /* init SCC in SDLC mode */
  330.  
  331.         if (!scc->extclock) {
  332.             brgrate = scc_speed(scc,32,atol(argv[5]));/* init SCC speed */
  333.             scc->speed = Sccinfo.clk / (64L * (brgrate + 2));/* calc real speed */
  334.         }
  335.  
  336.         brgrate = scc_speed(scc,32,atol(argv[5]));/* init SCC speed */
  337.         scc->speed = Sccinfo.clk / (64L * (brgrate + 2));/* calc real speed */
  338.         setencap(ifp,"AX25");
  339.         scc_call(ifp,argc > 7 ? argv[7] : (char *) 0);    /* set the callsign */
  340.             ifp->ioctl = scc_sioctl;
  341.         ifp->raw = scc_raw;
  342.  
  343.         /* default KISS Params */
  344.         scc->a.txdelay = 36*TPS/100;    /* 360 ms */
  345.         scc->a.persist = 25;        /* 10% persistence */
  346.         scc->a.slottime = 16*TPS/100; /* 160 ms */
  347. #if TPS > 67
  348.         scc->a.tailtime = 3*TPS/100;    /* 30 ms */
  349. #else
  350.         scc->a.tailtime = 2;        /* minimal reasonable value */
  351. #endif
  352.         scc->a.fulldup = 0;        /* CSMA */
  353.         scc->a.waittime = 50*TPS/100; /* 500 ms */
  354.         scc->a.maxkeyup = 7;        /* 7 s */
  355.         scc->a.mintime = 3;        /* 3 s */
  356.         scc->a.idletime = 120;    /* 120 s */
  357.         break;
  358.     case 'k':    /* kiss */
  359.         scc_async(scc);                /* init SCC in async mode */
  360.         brgrate = scc_speed(scc,16,atol(argv[5]));
  361.         scc->speed = Sccinfo.clk / (32L * (brgrate + 2));
  362.  
  363.         setencap(ifp,"AX25");
  364.         scc_call(ifp,argc > 7 ? argv[7] : (char *) 0);    /* set the callsign */
  365.  
  366.         ifp->ioctl = kiss_ioctl;
  367.         ifp->raw = kiss_raw;
  368.  
  369.         for(xdev = 0;xdev < SLIP_MAX;xdev++){
  370.             if(Slip[xdev].iface == NULLIF)
  371.                 break;
  372.         }
  373.         ifp->xdev = xdev;
  374.         Slip[xdev].iface = ifp;
  375.         Slip[xdev].type = CL_KISS;
  376.         Slip[xdev].send = scc_send;
  377.         Slip[xdev].get = get_scc;
  378.         ifp->rxproc = newproc("ascc rx",256,asy_rx,xdev,NULL,NULL,0);
  379.         break;
  380. #endif
  381. #ifdef SLIP
  382.     case 's':    /* slip */
  383.         scc_async(scc);                /* init SCC in async mode */
  384.         brgrate = scc_speed(scc,16,atol(argv[5]));
  385.         scc->speed = Sccinfo.clk / (32L * (brgrate + 2));
  386.         setencap(ifp,"SLIP");
  387.         ifp->ioctl = scc_aioctl;
  388.         ifp->raw = slip_raw;
  389.         for(xdev = 0;xdev < SLIP_MAX;xdev++){
  390.             if(Slip[xdev].iface == NULLIF)
  391.                 break;
  392.         }
  393.         ifp->xdev = xdev;
  394.         Slip[xdev].iface = ifp;
  395.         Slip[xdev].type = CL_SERIAL_LINE;
  396.         Slip[xdev].send = scc_send;
  397.         Slip[xdev].get = get_scc;
  398.         ifp->rxproc = newproc("ascc rx",256,asy_rx,xdev,NULL,NULL,0);
  399.         break;
  400. #endif
  401. #ifdef NRS
  402.     case 'n':    /* nrs */
  403.         scc_async(scc);                /* init SCC in async mode */
  404.         brgrate = scc_speed(scc,16,atol(argv[5]));
  405.         scc->speed = Sccinfo.clk / (32L * (brgrate + 2));
  406.         setencap(ifp,"AX25");
  407.         scc_call(ifp,argc > 7 ? argv[7] : (char *) 0);    /* set the callsign */
  408.         ifp->ioctl = scc_aioctl;
  409.         ifp->raw = nrs_raw;
  410.     
  411.         for(xdev = 0;xdev < NRS_MAX;xdev++)
  412.             if(Nrs[xdev].iface == NULLIF)
  413.                 break;
  414.  
  415.         ifp->xdev = xdev;
  416.         Nrs[xdev].iface = ifp;
  417.         Nrs[xdev].send = scc_send;
  418.         Nrs[xdev].get = get_scc;
  419.         ifp->rxproc = newproc("nscc rx",256,nrs_recv,xdev,NULL,NULL,0);
  420.         break;
  421. #endif
  422.     }
  423.     ifp->next = Ifaces;            /* link interface in list */
  424.     Ifaces = ifp;
  425.     ifp->txproc = newproc("scc tx",512,if_tx,0,ifp,NULL,0);
  426.     return 0;
  427. }
  428.  
  429. /* SCC driver initialisation. called on "attach scc <num> init ..." */
  430. static int
  431. scc_init(nchips,iobase,space,aoff,boff,doff,intack,ivec,clk,pclk,hwtype,hwparam)
  432. int nchips;            /* number of chips */
  433. ioaddr iobase;            /* base of first chip */
  434. int space,aoff,boff,doff;
  435. ioaddr intack;            /* INTACK ioport or 0 for no INTACK */
  436. int ivec;            /* interrupt vector number */
  437. long clk;            /* clock frequency */
  438. int pclk;            /* PCLK or RTxC for clock */
  439. int hwtype;            /* selection of special hardware types */
  440. int hwparam;            /* extra parameter for special hardware */
  441. {
  442.     int chip,chan;
  443.     ioaddr chipbase;
  444.     register ioaddr ctrl;
  445.     int i_state,d;
  446.     int dum = 1;
  447.  
  448. #define z 0
  449.  
  450.     if(Sccinfo.init){
  451.         printf("SCC driver already initialized - nothing done\n");
  452.         return 1;
  453.     }
  454.     Sccinfo.init = 1;
  455.     Sccinfo.nchips = nchips;
  456.     Sccinfo.maxchan = (2 * nchips) - 1;
  457.     Sccinfo.iobase = iobase;
  458.     Sccinfo.space = space;
  459.     Sccinfo.off[0] = aoff;
  460.     Sccinfo.off[1] = boff;
  461.     Sccinfo.doff = doff;
  462.     Sccinfo.ivec = ivec;
  463.     Sccinfo.clk = clk;
  464.     Sccinfo.pclk = pclk;
  465.     Sccinfo.hwtype = hwtype;
  466.     Sccinfo.hwparam = hwparam;
  467.  
  468.     /* reset and pre-init all chips in the system */
  469.     for(chip = 0; chip < nchips; chip++){
  470.         chipbase = iobase + chip * space;
  471.         ctrl = chipbase + Sccinfo.off[0];
  472.         i_state = dirps();        /* because of 2-step accesses */
  473.         VOID(RDREG(ctrl));        /* make sure pointer is written */
  474.         WRSCC(ctrl,R9,FHWRES);        /* force hardware reset */
  475.         for (d = 0; d < 1000; d++)    /* wait a while to be sure */
  476.             dum *= 10;
  477.         for(chan = 0; chan < 2; chan++){
  478.             ctrl = chipbase + Sccinfo.off[chan];
  479.  
  480.             /* initialize a single channel to no-op */
  481.             VOID(RDREG(ctrl));        /* make sure pointer is written */
  482.             WRSCC(ctrl,R4,z);        /* no mode selected yet */
  483.             WRSCC(ctrl,R1,z);        /* no W/REQ operation */
  484.             WRSCC(ctrl,R2,16 * chip);    /* chip# in upper 4 bits of vector */
  485.             WRSCC(ctrl,R3,z);        /* disable rx */
  486.             WRSCC(ctrl,R5,z);        /* disable tx */
  487.             WRSCC(ctrl,R9,VIS);        /* vector includes status, MIE off */
  488.             Sccpolltab[chip][chan] = ctrl; /* store ctrl addr for polling */
  489.         }
  490.         if(hwtype & HWEAGLE)        /* this is an EAGLE card */
  491.             WRREG(chipbase + 4,0x08);    /* enable interrupt on the board */
  492.  
  493.         if(hwtype & HWPC100)        /* this is a PC100 card */
  494.             WRREG(chipbase,hwparam);    /* set the MODEM mode (22H normally) */
  495.  
  496.         if(hwtype & HWPRIMUS)        /* this is a PRIMUS-PC */
  497.             WRREG(chipbase + 4,hwparam); /* set the MODEM mode (02H normally) */
  498.  
  499.         if (hwtype & HWDRSI) {        /* this is a DRSI PC*Packet card */
  500.             ioaddr z8536 = chipbase + 7; /* point to 8536 master ctrl reg */
  501.  
  502.             /* Initialize 8536 to perform its divide-by-32 function */
  503.             /* This part copied from N6TTO DRSI-driver */
  504.  
  505.             /* Start by forcing chip into known state */
  506.  
  507.             VOID(RDREG(z8536));        /* make sure pointer is written */
  508.             WRSCC(z8536,CIO_MICR,0x01); /* force hardware reset */
  509.  
  510.             for (d = 0; d < 1000; d++)    /* wait a while to be sure */
  511.                 dum *= 10;
  512.  
  513.             WRSCC(z8536,CIO_MICR,0x00); /* Clear reset and start */
  514.  
  515.             /* Wait for chip to come ready */
  516.  
  517.             while (RDSCC(z8536,CIO_MICR) != 0x02)
  518.                 dum *= 10;
  519.  
  520.             WRSCC(z8536,CIO_MICR,0x26); /* NV|CT_VIS|RJA */
  521.             WRSCC(z8536,CIO_MCCR,0xf4); /* PBE|CT1E|CT2E|CT3E|PAE */
  522.  
  523.             WRSCC(z8536,CIO_CTMS1,0xe2);/* Continuous, EOE, ECE, Pulse output */
  524.             WRSCC(z8536,CIO_CTMS2,0xe2);/* Continuous, EOE, ECE, Pulse output */
  525.             
  526.         WRSCC(z8536,CIO_CT1MSB,0x00); /* Load time constant CTC #1 */
  527.             WRSCC(z8536,CIO_CT1LSB,0x10);
  528.             WRSCC(z8536,CIO_CT2MSB,0x00); /* Load time constant CTC #2 */
  529.             WRSCC(z8536,CIO_CT2LSB,0x10);
  530.  
  531.             WRSCC(z8536,CIO_IVR,0x06);
  532.  
  533.             /* Set port direction bits in port A and B             */
  534.             /* Data is input on bits d1 and d5, output on d0 and d4. */
  535.             /* The direction is set by 1 for input and 0 for output  */
  536.  
  537.             WRSCC(z8536,CIO_PDCA,0x22);
  538.             WRSCC(z8536,CIO_PDCB,0x22);
  539.  
  540.             WRSCC(z8536,CIO_CSR1,CIO_GCB|CIO_TCB); /* Start CTC #1 running */
  541.             WRSCC(z8536,CIO_CSR2,CIO_GCB|CIO_TCB); /* Start CTC #2 running */
  542.         }
  543.  
  544.         restore(i_state);
  545.     }
  546.     Sccpolltab[chip][0] = 0;    /* terminate the polling table */
  547.     Sccvecloc = intack;        /* location of INTACK/vector read */
  548.     Sccmaxvec = 16 * nchips;    /* upper limit on valid vector */
  549.     /* save original interrupt vector */
  550.     Orgivec = getirq(ivec);
  551.  
  552.     if(intack){    /* INTACK method selected? */
  553.         /* set interrupt vector to INTACK-generating routine  */
  554.         setirq(ivec,sccvec);
  555.     } else {
  556.         /* set interrupt vector to polling routine */
  557.         setirq(ivec,sccnovec);
  558.     }
  559.     /* enable the interrupt  */
  560.     maskon(ivec);
  561.     return 0;
  562. }
  563.  
  564. /* initialize an SCC channel in asynchronous mode */
  565. static int
  566. scc_async(scc)
  567. register struct sccchan *scc;
  568. {
  569.     int i_state;
  570.     register struct fifo *fp = &(scc->fifo);
  571.     
  572.     if((fp->buf = malloc(scc->bufsiz)) == NULLCHAR){
  573.         tprintf("scc%d: No space for rx buffer\n",scc->iface->dev);
  574.         return -1;
  575.     }
  576.     fp->bufsize = scc->bufsiz;
  577.     fp->wp = fp->rp = fp->buf;
  578.     fp->cnt = 0;
  579.  
  580.     scc->int_transmit = scc_asytx;    /* set interrupt handlers */
  581.     scc->int_extstat = scc_asyex;
  582.     scc->int_receive = scc_asyrx;
  583.     scc->int_special = scc_asysp;
  584.  
  585.     i_state = dirps();
  586.  
  587.     wr(scc,R4,X16CLK|SB1);        /* *16 clock, 1 stopbit, no parity */
  588.     wr(scc,R1,z);            /* no W/REQ operation */
  589.     wr(scc,R3,Rx8);            /* RX 8 bits/char, disabled */
  590.     wr(scc,R5,Tx8|DTR|RTS);        /* TX 8 bits/char, disabled, DTR RTS */
  591.     wr(scc,R9,VIS);            /* vector includes status */
  592.     wr(scc,R10,NRZ|z);            /* select NRZ */
  593.     wr(scc,R11,RCBR|TCBR);        /* clocks are BR generator */
  594.     wr(scc,R14,Sccinfo.pclk? BRSRC:z);    /* brg source = PCLK/RTxC */
  595.     wr(scc,R15,BRKIE);            /* enable BREAK ext/status int */
  596.  
  597.     or(scc,R3,RxENABLE);        /* enable receiver */
  598.     or(scc,R5,TxENAB);            /* enable transmitter */
  599.  
  600.     WRREG(scc->ctrl,RES_EXT_INT);    /* reset ext/status interrupts */
  601.     WRREG(scc->ctrl,RES_EXT_INT);    /* must be done twice */
  602.     scc->status = RDREG(scc->ctrl);    /* read initial status */
  603.  
  604.     or(scc,R1,INT_ALL_Rx|TxINT_ENAB|EXT_INT_ENAB); /* enable interrupts */
  605.     or(scc,R9,MIE);            /* master interrupt enable */
  606.  
  607.     restore(i_state);
  608.     return 0;
  609. }
  610.  
  611. /* initialize an SCC channel in SDLC mode */
  612. static void
  613. scc_sdlc(scc)
  614. register struct sccchan *scc;
  615. {
  616.     int i_state;
  617.  
  618.     scc->int_transmit = scc_sdlctx;    /* set interrupt handlers */
  619.     scc->int_extstat = scc_sdlcex;
  620.     scc->int_receive = scc_sdlcrx;
  621.     scc->int_special = scc_sdlcsp;
  622.  
  623.     i_state = dirps();
  624.  
  625.     wr(scc,R4,X1CLK|SDLC);        /* *1 clock, SDLC mode */
  626.     wr(scc,R1,z);            /* no W/REQ operation */
  627.     wr(scc,R3,Rx8|RxCRC_ENAB);    /* RX 8 bits/char, CRC, disabled */
  628.     wr(scc,R5,Tx8|DTR|TxCRC_ENAB);    /* TX 8 bits/char, disabled, DTR */
  629.     wr(scc,R6,z);            /* SDLC address zero (not used) */
  630.     wr(scc,R7,FLAG);        /* SDLC flag value */
  631.     wr(scc,R9,VIS);            /* vector includes status */
  632.     wr(scc,R10,CRCPS|NRZI|ABUNDER);    /* CRC preset 1, select NRZI, ABORT on underrun */
  633.  
  634.     if (scc->extclock){            /* when using external clocks */
  635.         /* RXclk RTxC, TXclk TRxC. */
  636.         wr(scc,R11,RCRTxCP|TCTRxCP);
  637.         wr(scc,R14,z);            /* No BRG options */
  638.         WRSCC(scc->ctrl,R14,DISDPLL|scc->wreg[R14]); /* No DPLL operation */
  639.     } else {
  640.         if(scc->fulldup){        /* when external clock divider */
  641.             if(Sccinfo.pclk){    /* when using PCLK as clock source */
  642.                 /* RXclk DPLL, TXclk RTxC, out=BRG.     external /32 TRxC->RTxC */
  643.                 wr(scc,R11,RCDPLL|TCRTxCP|TRxCOI|TRxCBR);
  644.                 } else {
  645.                     /* RXclk DPLL, TXclk TRxC.    external TX clock to TRxC */
  646.                     wr(scc,R11,RCDPLL|TCTRxCP);
  647.                     }
  648.             } else {            /* only half-duplex operation */
  649.                 /* RXclk DPLL, TXclk BRG. BRG reprogrammed at every TX/RX switch */
  650. #ifdef    notdef    /* KA9Q - for PSK modem */
  651.                 wr(scc,R11,RCDPLL|TCBR);
  652. #else
  653.                 /* DPLL -> Rx clk, DPLL -> Tx CLK, TxCLK -> TRxC pin */
  654.                 wr(scc,R11,RCDPLL|TCDPLL|TRxCOI|TRxCDP);
  655. #endif
  656.             }
  657.         wr(scc,R14,Sccinfo.pclk? BRSRC:z);    /* BRG source = PCLK/RTxC */
  658.         WRSCC(scc->ctrl,R14,SSBR|scc->wreg[R14]); /* DPLL source = BRG */
  659.         WRSCC(scc->ctrl,R14,SNRZI|scc->wreg[R14]); /* DPLL NRZI mode */
  660.     }
  661.     wr(scc,R15,BRKIE|CTSIE|DCDIE);    /* enable ABORT, CTS & DCD interrupts */
  662.  
  663.     if(RDREG(scc->ctrl) & DCD){    /* DCD is now ON */
  664.         if (!scc->extclock)
  665.             WRSCC(scc->ctrl,R14,SEARCH|scc->wreg[R14]); /* DPLL: enter search mode */
  666.         or(scc,R3,ENT_HM|RxENABLE);    /* enable the receiver, hunt mode */
  667.     }
  668.     WRREG(scc->ctrl,RES_EXT_INT);    /* reset ext/status interrupts */
  669.     WRREG(scc->ctrl,RES_EXT_INT);    /* must be done twice */
  670.     scc->status = RDREG(scc->ctrl);    /* read initial status */
  671.  
  672.     or(scc,R1,INT_ALL_Rx|TxINT_ENAB|EXT_INT_ENAB); /* enable interrupts */
  673.     or(scc,R9,MIE);            /* master interrupt enable */
  674.  
  675.     restore(i_state);
  676. }
  677.  
  678. /* set SCC channel speed
  679.  * clkmode specifies the division rate (1,16,32) inside the SCC
  680.  * returns the selected brgrate for "real speed" calculation
  681.  */
  682. static unsigned int
  683. scc_speed(scc,clkmode,speed)
  684. register struct sccchan *scc;
  685. unsigned int clkmode;
  686. long speed;                /* the desired baudrate */
  687. {
  688.     unsigned int brgrate;
  689.     long spdclkm;
  690.     int i_state;
  691.  
  692.     /* calculate baudrate generator value */
  693.  
  694.     if ((spdclkm = speed * clkmode) == 0)
  695.     return 65000U;            /* avoid divide-by-zero */
  696.  
  697.     brgrate = (unsigned) ((Sccinfo.clk + spdclkm) / (spdclkm * 2)) - 2;
  698.  
  699.     i_state = dirps();        /* 2-step register accesses... */
  700.  
  701.     cl(scc,R14,BRENABL);        /* disable baudrate generator */
  702.     wr(scc,R12,brgrate);        /* brg rate LOW */
  703.     wr(scc,R13,brgrate >> 8);        /* brg rate HIGH */
  704.     or(scc,R14,BRENABL);        /* enable baudrate generator */
  705.  
  706.     restore(i_state);
  707.     return brgrate;
  708. }
  709.  
  710. /* de-activate SCC channel */
  711. static int
  712. scc_stop(ifp)
  713. struct iface *ifp;
  714. {
  715.     struct sccchan *scc = Sccchan[ifp->dev];
  716.     int i_state;
  717.  
  718.     i_state = dirps();
  719.  
  720.     VOID(RDREG(scc->ctrl));        /* make sure pointer is written */
  721.     wr(scc,R9,(ifp->dev % 2)? CHRB : CHRA); /* reset the channel */
  722.  
  723.     switch(ifp->type){
  724.     case CL_SERIAL_LINE:
  725.     case CL_KISS:
  726.         free(scc->fifo.buf);
  727.     default:
  728.         break;
  729.     }
  730.     free(scc);
  731.     Sccchan[ifp->dev] = NULLCHAN;
  732.     restore(i_state);
  733.     return 0;
  734. }
  735.  
  736. /* de-activate SCC driver on program exit */
  737. void
  738. sccstop()
  739. {
  740.     if(Sccinfo.init){            /* was it initialized? */
  741.         maskoff(Sccinfo.ivec);        /* disable the interrupt */
  742.         setirq(Sccinfo.ivec,Orgivec);    /* restore original interrupt vector */
  743.     }
  744. }
  745.  
  746. /* perform ioctl on SCC (async) channel
  747.  * this is used for SLIP mode only, and will read/set the line speed
  748.  */
  749. static int32
  750. scc_aioctl(ifp,cmd,set,val)
  751. struct iface *ifp;
  752. int cmd;
  753. int set;
  754. int32 val;
  755. {
  756.     struct sccchan *scc;
  757.     unsigned int brgrate;
  758.  
  759.     scc = Sccchan[ifp->dev];
  760.  
  761.     switch(cmd){
  762.     case PARAM_SPEED:
  763.         if(set){
  764.             brgrate = scc_speed(scc,16,val);
  765.             scc->speed = Sccinfo.clk / (32L * (brgrate + 2));
  766.         }
  767.         return scc->speed;
  768.     }
  769.     return 0;
  770. }
  771.  
  772. /* perform ioctl on SCC (sdlc) channel
  773.  * this is used for AX.25 mode only, and will set the "kiss" parameters
  774.  */
  775. static int32
  776. scc_sioctl(ifp,cmd,set,val)
  777. struct iface *ifp;
  778. int cmd;
  779. int set;
  780. int32 val;
  781. {
  782.     struct sccchan *scc;
  783.     int i_state;
  784.     unsigned int brgrate;
  785.     
  786.     scc = Sccchan[ifp->dev];
  787.  
  788.     switch(cmd){
  789.     case PARAM_SPEED:
  790.         if(set){
  791.             if(val == 0)
  792.                 scc->extclock = 1;
  793.             else {
  794.                 brgrate = scc_speed(scc,32,val);/* init SCC speed */
  795.                 scc->speed = Sccinfo.clk / (64L * (brgrate + 2));/* calc real speed */
  796.             }
  797.         }
  798.         return scc->speed;
  799.     case PARAM_TXDELAY:
  800.         if(set)
  801.             scc->a.txdelay = val;
  802.         return scc->a.txdelay;
  803.     case PARAM_PERSIST:
  804.         if(set)
  805.             scc->a.persist = val;
  806.         return scc->a.persist;
  807.     case PARAM_SLOTTIME:
  808.         if(set)
  809.             scc->a.slottime = val;
  810.         return scc->a.slottime;
  811.     case PARAM_TXTAIL:
  812.         if(set)
  813.             scc->a.tailtime = val;
  814.         return scc->a.tailtime;
  815.     case PARAM_FULLDUP:
  816.         if(set)
  817.             scc->a.fulldup = val;
  818.         return scc->a.fulldup;
  819.     case PARAM_WAIT:
  820.         if(set)
  821.             scc->a.waittime = val;
  822.         return scc->a.waittime;
  823.     case PARAM_MAXKEY:
  824.         if(set)
  825.             scc->a.maxkeyup = val;
  826.         return scc->a.maxkeyup;
  827.     case PARAM_MIN:
  828.         if(set)
  829.             scc->a.mintime = val;
  830.         return scc->a.mintime;
  831.     case PARAM_IDLE:
  832.         if(set)
  833.             scc->a.idletime = val;
  834.         return scc->a.idletime;
  835.     case PARAM_DTR:
  836.         if(set){
  837.             if(val)
  838.                 scc->wreg[R5] |= DTR;
  839.             else
  840.                 scc->wreg[R5] &= ~DTR;
  841.  
  842.             i_state = dirps();
  843.             if(scc->a.tstate == IDLE && scc->timercount == 0)
  844.                 scc->timercount = 1;    /* force an update */
  845.             restore(i_state);
  846.         }
  847.         return (scc->wreg[R5] & DTR) ? 1 : 0;
  848.     case PARAM_GROUP:
  849.         if(set)
  850.             scc->group = val;
  851.         return scc->group;
  852.     }
  853.     return -1;
  854. }
  855.  
  856. /* start SCC transmitter when it is idle (SLIP/KISS mode only) */
  857. static void
  858. scc_sstart(scc)
  859. register struct sccchan *scc;
  860. {
  861.     if(scc->tbp != NULLBUF ||    /* busy */
  862.      scc->sndq == NULLBUF)    /* no work */
  863.         return;
  864.  
  865.     scc->tbp = dequeue(&scc->sndq);
  866.     WRREG(scc->data,FR_END);
  867. }
  868.  
  869. /* show SCC status */
  870. int
  871. dosccstat()
  872. {
  873.     register struct sccchan *scc;
  874.     int i;
  875.  
  876.     if(!Sccinfo.init){
  877.         printf("SCC driver not initialized\n");
  878.         return 0;
  879.     }
  880.     printf("Ch Iface    Sent   Rcvd   Error Space Overr   Rxints   Txints   Exints   Spints\n");
  881.  
  882.     for(i = 0; i <= Sccinfo.maxchan; i++){
  883.         if((scc = Sccchan[i]) == NULLCHAN)
  884.             continue;
  885.  
  886.         if(scc->int_receive == scc_asyrx)
  887.             printf("%2d %-6s  ** asynch ** %7lu %5u %5u %8lu %8lu %8lu %8lu\n",i,scc->iface->name,
  888.                 scc->rxerrs,scc->nospace,scc->rovers,
  889.                 scc->rxints,scc->txints,scc->exints,scc->spints);
  890.         else
  891.             printf("%2d %-6s %6lu %6lu %7lu %5u %5u %8lu %8lu %8lu %8lu\n",i,scc->iface->name,
  892.                 scc->enqueued,scc->rxframes,scc->rxerrs,scc->nospace,scc->rovers,
  893.                 scc->rxints,scc->txints,scc->exints,scc->spints);
  894.     }
  895.     return 0;
  896. }
  897.  
  898. /* send raw frame to SCC. used for AX.25 */
  899. static int
  900. scc_raw(ifp,bp)
  901. struct iface *ifp;
  902. struct mbuf *bp;
  903. {
  904.     struct sccchan *scc;
  905.     int i_state;
  906.  
  907.     dump(ifp,IF_TRACE_OUT,CL_AX25,bp);
  908.     ifp->rawsndcnt++;
  909.     ifp->lastsent = secclock();
  910.  
  911.     scc = Sccchan[ifp->dev];
  912.  
  913.     if (scc->tx_inhibit){        /* transmitter inhibit */
  914.         free_p(bp);
  915.         return -1;
  916.     }
  917.  
  918.     enqueue(&scc->sndq,bp);        /* enqueue packet */
  919.     scc->enqueued++;
  920.  
  921.     i_state = dirps();
  922.  
  923.     if(scc->a.tstate == IDLE){    /* when transmitter is idle */
  924.         scc->a.tstate = DEFER;    /* start the key-up sequence */
  925.         scc->a.maxdefer = TPS * scc->a.idletime /
  926.             scc->a.slottime;
  927.         scc->timercount = scc->a.waittime;
  928.     }
  929.     restore(i_state);
  930.     return 0;
  931. }
  932.  
  933. static int
  934. scc_send(dev,bp)
  935. int dev;
  936. struct mbuf *bp;
  937. {
  938.     struct sccchan *scc;
  939.  
  940.     scc = Sccchan[dev];
  941.     enqueue(&scc->sndq,bp);
  942.  
  943.     if(scc->tbp == NULLBUF)
  944.         scc_sstart(scc);
  945.     return(0);
  946. }
  947.  
  948. /* initialize interface for AX.25 use */
  949. static int
  950. scc_call(ifp,call)
  951. register struct iface *ifp;
  952. char *call;
  953. {
  954.     char out[AXALEN];
  955.  
  956.     ifp->hwaddr = mallocw(AXALEN);
  957.     if(setcall(out,call) == 0)
  958.         memcpy(ifp->hwaddr,out,AXALEN);
  959.     else
  960.         memcpy(ifp->hwaddr,Mycall,AXALEN);
  961.     return 0;
  962. }
  963.  
  964. /* Interrupt handlers for asynchronous modes (kiss, slip) */
  965.  
  966. /* Transmitter interrupt handler */
  967. /* This routine sends data from mbufs in SLIP format */
  968. static void
  969. scc_asytx(scc)
  970. register struct sccchan *scc;
  971. {
  972.     register struct mbuf *bp;
  973.  
  974.     scc->txints++;
  975.  
  976.     if(scc->txchar != 0){        /* a character pending for transmit? */
  977.         WRREG(scc->data,scc->txchar);    /* send it now */
  978.         scc->txchar = 0;        /* next time, ignore it */
  979.         return;
  980.     }
  981.  
  982.     if(scc->tbp == NULLBUF){    /* nothing to send? */
  983.         if((scc->tbp = scc->sndq) != NULLBUF){ /* dequeue next frame */
  984.             scc->sndq = scc->sndq->anext;
  985.             WRREG(scc->data,FR_END);    /* send FR_END to flush line garbage */
  986.         } else {
  987.             WRREG(scc->ctrl,RES_Tx_P);    /* else only reset pending int */
  988.         }
  989.         return;
  990.     }
  991.     while ((bp = scc->tbp)->cnt == 0){ /* nothing left in this mbuf? */
  992.         bp = bp->next;            /* save link to next */
  993.  
  994.         free_mbuf(scc->tbp);
  995.  
  996.         if((scc->tbp = bp) == NULLBUF){ /* see if more mbufs follow */
  997.             WRREG(scc->data,FR_END);    /* frame complete, send FR_END */
  998.             return;
  999.         }
  1000.     }
  1001.     /* now bp = scc->tbp (either from while or from if stmt above) */
  1002.  
  1003.     WRREG(scc->data,*(bp->data));    /* just send the character */
  1004.     bp->cnt--;                /* decrease mbuf byte count */
  1005.     bp->data++;                /* and increment the data pointer */
  1006. }
  1007.  
  1008. /* External/Status interrupt handler */
  1009. static void
  1010. scc_asyex(scc)
  1011. register struct sccchan *scc;
  1012. {
  1013.     register unsigned char status,changes;
  1014.  
  1015.     scc->exints++;
  1016.     status = RDREG(scc->ctrl);
  1017.     changes = status ^ scc->status;
  1018.  
  1019.     if(changes & BRK_ABRT){        /* BREAK? */
  1020.         if((status & BRK_ABRT) == 0)    /* BREAK now over? */
  1021.             VOID(RDREG(scc->data));    /* read the NUL character */
  1022.     }
  1023.     scc->status = status;
  1024.     WRREG(scc->ctrl,RES_EXT_INT);
  1025. }
  1026.  
  1027. /* Receiver interrupt handler under NOS.
  1028.  * Since the higher serial protocol routines are all written to work
  1029.  * well with the routines in 8250.c, it makes sense to handle
  1030.  * asynch i/o with the 8530 in a similar manner. Therefore, these
  1031.  * routines are as close to their counterparts in 8250.c as possible.
  1032.  */
  1033.  
  1034. static void
  1035. scc_asyrx(scc)
  1036. register struct sccchan *scc;
  1037. {
  1038.     register struct fifo *fp;
  1039.     char c;
  1040.  
  1041.     scc->rxints++;
  1042.  
  1043.     fp = &(scc->fifo);
  1044.     do {
  1045.         c = RDREG(scc->data);
  1046.         if(fp->cnt != fp->bufsize){
  1047.             *fp->wp++ = c;
  1048.             if(fp->wp >= &fp->buf[fp->bufsize])
  1049.                 fp->wp = fp->buf;
  1050.             fp->cnt++;
  1051.         } else
  1052.             scc->nospace++;
  1053.     } while(RDREG(scc->ctrl) & Rx_CH_AV);
  1054.     psignal(fp,1);    /* eventually move this to timer routine */
  1055. }
  1056.  
  1057. /* Blocking read from asynch input.
  1058.  * Essentially the same as get_asy() in 8250.c
  1059.  * See comments in asy_rxint().
  1060.  */
  1061. static int
  1062. get_scc(dev)
  1063. int dev;
  1064. {
  1065.     char i_state;
  1066.     register struct fifo *fp;
  1067.     char c;
  1068.  
  1069.     fp = &(Sccchan[dev]->fifo);
  1070.  
  1071.     i_state = dirps();
  1072.     while(fp->cnt == 0)
  1073.         pwait(fp);
  1074.     fp->cnt--;
  1075.     restore(i_state);
  1076.  
  1077.     c = *fp->rp++;
  1078.     if(fp->rp >= &fp->buf[fp->bufsize])
  1079.         fp->rp = fp->buf;
  1080.  
  1081.     return uchar(c);
  1082. }
  1083.  
  1084. int
  1085. scc_frameup(dev)
  1086. int dev;
  1087. {
  1088.     Sccchan[dev]->rxframes++;
  1089.     return 0;
  1090. }
  1091.  
  1092. /* Receive Special Condition interrupt handler */
  1093. static void
  1094. scc_asysp(scc)
  1095. register struct sccchan *scc;
  1096. {
  1097.     register unsigned char status;
  1098.  
  1099.     scc->spints++;
  1100.  
  1101.     status = rd(scc,R1);        /* read receiver status */
  1102.     VOID(RDREG(scc->data));        /* flush offending character */
  1103.  
  1104.     if(status & (CRC_ERR | Rx_OVR))        /* did a framing error or overrun occur ? */
  1105.         scc->rovers++;            /* report as overrun */
  1106.  
  1107.     WRREG(scc->ctrl,ERR_RES);
  1108. }
  1109.  
  1110. /* Interrupt handlers for sdlc mode (AX.25) */
  1111.  
  1112. /* Transmitter interrupt handler */
  1113. static void
  1114. scc_sdlctx(scc)
  1115. register struct sccchan *scc;
  1116. {
  1117.     register struct mbuf *bp;
  1118.  
  1119.     scc->txints++;
  1120.  
  1121.     switch(scc->a.tstate){        /* look at transmitter state */
  1122.     case ACTIVE:            /* busy sending data bytes */
  1123.         while ((bp = scc->tbp)->cnt == 0){    /* nothing left in this mbuf? */
  1124.             bp = bp->next;            /* save link to next */
  1125.             free_mbuf(scc->tbp);    /*KM*/
  1126.             if((scc->tbp = bp) == NULLBUF){/* see if more mbufs follow */
  1127.                 if(RDREG(scc->ctrl) & TxEOM){    /* check tx underrun status */
  1128.                     scc->rovers++;        /* oops, an underrun! count them */
  1129.                     WRREG(scc->ctrl,SEND_ABORT);/* send an abort to be sure */
  1130.                     scc->a.tstate = TAIL;    /* key down tx after TAILTIME */
  1131.                     scc->timercount = scc->a.tailtime;
  1132.                     return;
  1133.                 }
  1134.                 cl(scc,R10,ABUNDER);        /* frame complete, allow CRC transmit */
  1135.                 scc->a.tstate = FLUSH;
  1136.                 WRREG(scc->ctrl,RES_Tx_P);    /* reset pending int */
  1137.                 return;
  1138.             }
  1139.         }
  1140.         /* now bp = scc->tbp (either from while or from if stmt above) */
  1141.         WRREG(scc->data,*(bp->data++)); /* send the character */
  1142.         bp->cnt--;            /* decrease mbuf byte count */
  1143.         return;
  1144.     case FLUSH:    /* CRC just went out, more to send? */
  1145.         or(scc,R10,ABUNDER);        /* re-install underrun protection */
  1146.         /* verify that we are not exeeding max tx time (if defined) */
  1147.         if((scc->timercount != 0 || scc->a.maxkeyup == 0) &&
  1148.          (scc->tbp = scc->sndq) != NULLBUF){ /* dequeue a frame */
  1149.             scc->sndq = scc->sndq->anext;
  1150.             WRREG(scc->ctrl,RES_Tx_CRC); /* reset the TX CRC generator */
  1151.             scc->a.tstate = ACTIVE;
  1152.             scc_sdlctx(scc);        /* write 1st byte */
  1153.             WRREG(scc->ctrl,RES_EOM_L); /* reset the EOM latch */
  1154.             return;
  1155.         }
  1156.         scc->a.tstate = TAIL;        /* no more, key down tx after TAILTIME */
  1157.         scc->timercount = scc->a.tailtime;
  1158.         WRREG(scc->ctrl,RES_Tx_P);
  1159.         return;
  1160.     default:                /* another state */
  1161.         WRREG(scc->ctrl,RES_Tx_P);    /* then don't send anything */
  1162.         return;
  1163.     }
  1164. }
  1165.  
  1166. /* External/Status interrupt handler */
  1167. static void
  1168. scc_sdlcex(scc)
  1169. register struct sccchan *scc;
  1170. {
  1171.     register unsigned char status,changes;
  1172.  
  1173.     scc->exints++;
  1174.     status = RDREG(scc->ctrl);
  1175.     changes = status ^ scc->status;
  1176.  
  1177.     if(changes & BRK_ABRT){        /* Received an ABORT */
  1178.         if(status & BRK_ABRT){        /* is this the beginning? */
  1179.             if(scc->rbp != NULLBUF){/* did we receive something? */
  1180.                 /* check if a significant amount of data came in */
  1181.                 /* this is because the drop of DCD tends to generate an ABORT */
  1182.                 if(scc->rbp->next != NULLBUF || scc->rbp->cnt > 0)
  1183.                 scc->rxerrs++;    /* then count it as an error */
  1184.                 scc_tossb(scc);        /* throw away buffer */
  1185.             }
  1186.             VOID(RDREG(scc->data));    /* flush the FIFO */
  1187.             VOID(RDREG(scc->data));
  1188.             VOID(RDREG(scc->data));
  1189.         }
  1190.     }
  1191.     if(changes & CTS){            /* CTS input changed state */
  1192.         if(status & CTS){        /* CTS is now ON */
  1193.             if(scc->a.tstate == KEYWT &&
  1194.                 scc->a.txdelay == 0) /* zero TXDELAY = wait for CTS */
  1195.             scc->timercount = 1;    /* it will start within 10 ms */
  1196.         }
  1197.     }
  1198.     if(changes & DCD){            /* DCD input changed state */
  1199.         if(status & DCD){        /* DCD is now ON */
  1200.             if (!scc->extclock)
  1201.                 WRSCC(scc->ctrl,R14,SEARCH|scc->wreg[R14]); /* DPLL: enter search mode */
  1202.             or(scc,R3,ENT_HM|RxENABLE); /* enable the receiver, hunt mode */
  1203.         } else {            /* DCD is now OFF */
  1204.             cl(scc,R3,ENT_HM|RxENABLE); /* disable the receiver */
  1205.             VOID(RDREG(scc->data));    /* flush the FIFO */
  1206.             VOID(RDREG(scc->data));
  1207.             VOID(RDREG(scc->data));
  1208.             if(scc->rbp != NULLBUF){/* did we receive something? */
  1209.                 /* check if a significant amount of data came in */
  1210.                 /* this is because some characters precede the drop of DCD */
  1211.                 if(scc->rbp->next != NULLBUF || scc->rbp->cnt > 0)
  1212.                 scc->rxerrs++;    /* then count it as an error */
  1213.                 scc_tossb(scc);        /* throw away buffer */
  1214.             }
  1215.         }
  1216.     }
  1217.     scc->status = status;
  1218.     WRREG(scc->ctrl,RES_EXT_INT);
  1219. }
  1220.  
  1221. /* Receiver interrupt handler */
  1222. static void
  1223. scc_sdlcrx(scc)
  1224. register struct sccchan *scc;
  1225. {
  1226.     register struct mbuf *bp;
  1227.  
  1228.     scc->rxints++;
  1229.  
  1230.     if((bp = scc->rbp1) == NULLBUF){ /* no buffer available now */
  1231.         if(scc->rbp == NULLBUF){
  1232.             if((bp = alloc_mbuf(scc->bufsiz+sizeof(struct phdr))) != NULLBUF){
  1233.                 scc->rbp = scc->rbp1 = bp;
  1234.                 bp->cnt = 0;
  1235.             }
  1236.         } else if((bp = alloc_mbuf(scc->bufsiz)) != NULLBUF){
  1237.             scc->rbp1 = bp;
  1238.             for(bp = scc->rbp; bp->next != NULLBUF; bp = bp->next)
  1239.                 ;
  1240.             bp->next = scc->rbp1;
  1241.             bp = scc->rbp1;
  1242.         }
  1243.         if(bp == NULLBUF){
  1244.             VOID(RDREG(scc->data));    /* so we have to discard the char */
  1245.             or(scc,R3,ENT_HM);        /* enter hunt mode for next flag */
  1246.             scc_tossb(scc);        /* put buffers back on pool */
  1247.             scc->nospace++;        /* count these events */
  1248.             return;
  1249.         }
  1250.     }
  1251.  
  1252.     /* now, we have a buffer (at bp). read character and store it */
  1253.     bp->data[bp->cnt++] = RDREG(scc->data);
  1254.  
  1255.     if(bp->cnt == bp->size)        /* buffer full? */
  1256.         scc->rbp1 = NULLBUF;    /* acquire a new one next time */
  1257. }
  1258.  
  1259. /* Receive Special Condition interrupt handler */
  1260. static void
  1261. scc_sdlcsp(scc)
  1262. register struct sccchan *scc;
  1263. {
  1264.     register unsigned char status;
  1265.     register struct mbuf *bp;
  1266.  
  1267.     scc->spints++;
  1268.  
  1269.     status = rd(scc,R1);        /* read receiver status */
  1270.     VOID(RDREG(scc->data));        /* flush offending character */
  1271.  
  1272.     if(status & Rx_OVR){        /* receiver overrun */
  1273.         scc->rovers++;            /* count them */
  1274.         or(scc,R3,ENT_HM);        /* enter hunt mode for next flag */
  1275.         scc_tossb(scc);            /* rewind the buffer and toss */
  1276.     }
  1277.     if(status & END_FR &&        /* end of frame */
  1278.     scc->rbp != NULLBUF){    /* at least received something */
  1279.         if((status & CRC_ERR) == 0 &&    /* no CRC error is indicated */
  1280.         (status & 0xe) == RES8 &&    /* 8 bits in last byte */
  1281.         scc->rbp->cnt > 0){
  1282.  
  1283.             /* we seem to have a good frame. but the last byte received */
  1284.             /* from rx interrupt is in fact a CRC byte, so discard it */
  1285.             if(scc->rbp1 != NULLBUF){
  1286.                 scc->rbp1->cnt--;    /* current mbuf was not full */
  1287.             } else {
  1288.                 for(bp = scc->rbp; bp->next != NULLBUF; bp = bp->next);
  1289.                     /* find last mbuf */
  1290.  
  1291.                 bp->cnt--;        /* last byte is first CRC byte */
  1292.             }
  1293.  
  1294.             net_route(scc->iface,CL_AX25,scc->rbp);
  1295.  
  1296.             scc->rbp = scc->rbp1 = NULLBUF;
  1297.             scc->rxframes++;
  1298.         } else {            /* a bad frame */
  1299.             scc_tossb(scc);        /* throw away frame */
  1300.             scc->rxerrs++;
  1301.         }
  1302.     }
  1303.     WRREG(scc->ctrl,ERR_RES);
  1304. }
  1305.  
  1306. /* Throw away receive mbuf(s) when an error occurred */
  1307. static void
  1308. scc_tossb (scc)
  1309. register struct sccchan *scc;
  1310. {
  1311.     register struct mbuf *bp;
  1312.     
  1313.     if((bp = scc->rbp) != NULLBUF){
  1314.         free_p(bp->next);
  1315.         free_p(bp->dup);    /* Should be NULLBUF */
  1316.         bp->next = NULLBUF;
  1317.         scc->rbp1 = bp;        /* Don't throw this one away */
  1318.         bp->cnt = 0;    /* Simply rewind it */
  1319.     }
  1320. }
  1321.  
  1322. /* Switch the SCC to "transmit" mode */
  1323. /* Only to be called from an interrupt handler, while in AX.25 mode */
  1324. static void
  1325. scc_txon(scc)
  1326. register struct sccchan *scc;
  1327. {
  1328.     if (!scc->fulldup && !scc->extclock){ /* no fulldup divider? */
  1329.         cl(scc,R3,RxENABLE);        /* then switch off receiver */
  1330.         cl(scc,R5,TxENAB);        /* transmitter off during switch */
  1331.         scc_speed(scc,1,scc->speed);    /* reprogram baudrate generator */
  1332.     }
  1333.     or(scc,R5,RTS|TxENAB);        /* set the RTS line and enable TX */
  1334.     if(Sccinfo.hwtype & HWPRIMUS)    /* PRIMUS has another PTT bit... */
  1335.         WRREG(scc->ctrl + 4,Sccinfo.hwparam | 0x80); /* set that bit! */
  1336. }
  1337.  
  1338. /* Switch the SCC to "receive" mode (or: switch off transmitter)
  1339.  * Only to be called from an interrupt handler, while in AX.25 mode
  1340.  */
  1341. static void
  1342. scc_txoff(scc)
  1343. register struct sccchan *scc;
  1344. {
  1345.     cl(scc,R5,RTS);            /* turn off RTS line */
  1346.     if(Sccinfo.hwtype & HWPRIMUS)    /* PRIMUS has another PTT bit... */
  1347.         WRREG(scc->ctrl + 4,Sccinfo.hwparam); /* clear that bit! */
  1348.  
  1349.     if (!scc->fulldup && !scc->extclock){ /* no fulldup divider? */
  1350.         cl(scc,R5,TxENAB);        /* then disable the transmitter */
  1351.         scc_speed(scc,32,scc->speed);    /* back to receiver baudrate */
  1352.     }
  1353. }
  1354.  
  1355. /* SCC timer interrupt handler. Will be called every 1/TPS s by the 
  1356.  * routine systick in pc.c
  1357.  */
  1358. void scctimer()
  1359. {
  1360.     register struct sccchan *scc;
  1361.     register struct sccchan **sccp;
  1362.     char i_state;
  1363.  
  1364.     i_state = dirps();
  1365.     for(sccp = Sccchan + Sccinfo.maxchan; sccp >= Sccchan; sccp--){
  1366.         if((scc = *sccp) != NULLCHAN &&
  1367.           scc->timercount != 0 &&
  1368.           --(scc->timercount) == 0){
  1369.             /* handle an SCC timer event for this SCC channel
  1370.              * this can only happen when the channel is AX.25 type
  1371.              * (the SLIP/KISS driver does not use timers)
  1372.              */
  1373.             switch(scc->a.tstate){
  1374.             case IDLE:            /* it was idle, this is FULLDUP2 timeout */
  1375.                 scc_txoff(scc);        /* switch-off the transmitter */
  1376.                 break;
  1377.             case DEFER:            /* trying to get the channel */
  1378.                 /* operation is as follows:
  1379.                  * CSMA: when channel clear AND persistence randomgenerator
  1380.                  *     wins, AND group restrictions allow it:
  1381.                  *        keyup the transmitter
  1382.                  *     if not, delay one SLOTTIME and try again
  1383.                  * FULL: always keyup the transmitter
  1384.                  */
  1385.                 if(scc->a.fulldup == 0){
  1386.                     Random = 21 * Random + 53;
  1387.                     if(scc->status & DCD || scc->a.persist < Random){
  1388.                         /* defer transmission again. check for limit */
  1389. defer_it:                    if(--(scc->a.maxdefer) == 0){
  1390.                             /* deferred too long. choice is to:
  1391.                              * - throw away pending frames, or
  1392.                              * - smash-on the transmitter and send them.
  1393.                              * the first would be the choice in a clean
  1394.                              * environment, but in the amateur radio world
  1395.                              * a distant faulty station could tie us up
  1396.                              * forever, so the second may be better...
  1397.                             */
  1398. #ifdef THROW_AWAY_AFTER_DEFER_TIMEOUT
  1399.                             struct mbuf *bp,*bp1;
  1400.  
  1401.                             while ((bp = scc->sndq) != NULLBUF){
  1402.                                 scc->sndq = scc->sndq->anext;
  1403.                                 free_p(bp);
  1404.                             }
  1405. #else
  1406.                             goto keyup; /* just keyup the transmitter... */
  1407. #endif
  1408.                         }
  1409.                         scc->timercount = scc->a.slottime;
  1410.                         break;
  1411.                     }
  1412.                     if(uchar(scc->group) != NOGROUP){
  1413.                         int i;
  1414.                         struct sccchan *scc2;
  1415.  
  1416.                         for(i = 0; i <= Sccinfo.maxchan; i++)
  1417.                             if((scc2 = Sccchan[i]) != NULLCHAN &&
  1418.                              scc2 != scc &&
  1419.                              uchar(scc2->group) & uchar(scc->group) &&
  1420.                              ((scc->group & TXGROUP && scc2->wreg[R5] & RTS) ||
  1421.                              (scc->group & RXGROUP && scc2->status & DCD))){
  1422.                                 goto defer_it;
  1423.                             }
  1424.                     }
  1425.                 }
  1426.             case KEYUP:            /* keyup transmitter (note fallthrough) */
  1427. keyup:                if((scc->wreg[R5] & RTS) == 0){ /* when not yet keyed */
  1428.                     scc->a.tstate = KEYWT;
  1429.                     scc->timercount = scc->a.txdelay; /* 0 if CTSwait */
  1430.                     scc_txon(scc);
  1431.                     break;
  1432.                 }
  1433.                 /* when already keyed, directly fall through */
  1434.             case KEYWT:            /* waited for CTS or TXDELAY */
  1435.                 /* when a frame is available (it should be...):
  1436.                  * - dequeue it from the send queue
  1437.                  * - reset the transmitter CRC generator
  1438.                  * - set a timeout on transmission length, if defined
  1439.                  * - send the first byte of the frame
  1440.                  * - reset the EOM latch
  1441.                  * when no frame available, proceed to TAIL handling
  1442.                  */
  1443.                 if((scc->tbp = scc->sndq) != NULLBUF){
  1444.                     scc->sndq = scc->sndq->anext;
  1445.                     WRREG(scc->ctrl,RES_Tx_CRC);
  1446.                     scc->a.tstate = ACTIVE;
  1447.                     scc->timercount = TPS * scc->a.maxkeyup;
  1448.                     scc_sdlctx(scc);
  1449.                     WRREG(scc->ctrl,RES_EOM_L);
  1450.                     break;
  1451.                 }
  1452.                 /* when no frame queued, fall through to TAIL case */
  1453.             case TAIL:            /* at end of frame */
  1454.                 /* when fulldup is 0 or 1, switch off the transmitter.
  1455.                  * when frames are still queued (because of transmit time limit),
  1456.                  * restart the procedure to get the channel after MINTIME.
  1457.                  * when fulldup is 2, the transmitter remains keyed and we
  1458.                  * continue sending.    IDLETIME is an idle timeout in this case.
  1459.                  */    
  1460.                 if(scc->a.fulldup < 2){
  1461.                     scc->a.tstate = IDLE;
  1462.                     scc_txoff(scc);
  1463.  
  1464.                     if(scc->sndq != NULLBUF){
  1465.                         scc->a.tstate = DEFER;
  1466.                         scc->a.maxdefer = TPS * scc->a.idletime /
  1467.                          scc->a.slottime;
  1468.                         scc->timercount = TPS * scc->a.mintime;
  1469.                     }
  1470.                     break;
  1471.                 }
  1472.                 if(scc->sndq != NULLBUF){ /* still frames on the queue? */
  1473.                     scc->a.tstate = KEYWT; /* continue sending */
  1474.                     scc->timercount = TPS * scc->a.mintime; /* after mintime */
  1475.                 } else {
  1476.                     scc->a.tstate = IDLE;
  1477.                     scc->timercount = TPS * scc->a.idletime;
  1478.                 }
  1479.                 break;
  1480.             case ACTIVE:    /* max keyup time expired */
  1481.             case FLUSH:    /* same while in flush mode */
  1482.                 break;    /* no action required yet */
  1483.             default:            /* unexpected state */
  1484.                 scc->a.tstate = IDLE; /* that should not happen, but... */
  1485.                 scc_txoff(scc);        /* at least stop the transmitter */
  1486.                 break;
  1487.             }
  1488.         }
  1489.     }
  1490.     restore(i_state);
  1491. }
  1492.