home *** CD-ROM | disk | FTP | other *** search
/ HAM Radio 3 / hamradioversion3.0examsandprograms1992.iso / misc / 9q920411 / pi.c < prev    next >
C/C++ Source or Header  |  1992-04-03  |  42KB  |  1,530 lines
  1. /*
  2.  * Interface driver for the VE3IFB 8530 card (PI card)
  3.  * Copyright 1990 by Dave Perry, VE3IFB
  4.  * Minor delinting - KA9Q 2/2/91
  5.  *
  6.  * Portions of this driver were derived from the Eagle card
  7.  * driver by Art Goldman, WA3CVG. It has been very extensively
  8.  * modified from his work, due to the addition of DMA support
  9.  * and due to differences in the hardware.  The PI card is NOT
  10.  * an Eagle card clone. It is an original design by Dave Perry,
  11.  * VE3IFB.  Art's copyright notice follows:
  12.  *
  13.  *  Written by Art Goldman, WA3CVG - (c) Copyright 1987 All Rights Reserved
  14.  *  Permission for non-commercial use is hereby granted provided this notice
  15.  *  is retained.  For info call: (301) 997-3838.
  16.  *
  17.  */
  18.  
  19. #include <time.h>
  20. #include <stdio.h>
  21. #include <dos.h>
  22. #include <bios.h>
  23. #include "global.h"
  24. #include "mbuf.h"
  25. #include "iface.h"
  26. #include "pktdrvr.h"
  27. #include "netuser.h"
  28. #include "pi.h"
  29. #include "8530.h"
  30. #include "ax25.h"
  31. #include "trace.h"
  32. #include "pc.h"
  33.  
  34. #include "session.h"
  35. #include "lapb.h"
  36. #include "proc.h"
  37. #include "ip.h"
  38. #include "devparam.h"
  39.  
  40. #ifndef FP_OFF
  41. #define FP_OFF(fp)    ((unsigned)(fp))
  42. #endif
  43. #ifndef FP_SEG
  44. #define FP_SEG(fp)    ((unsigned)((unsigned long)(fp) >> 16))
  45. #endif
  46.  
  47. static void xwrite_scc __ARGS((struct pichan *hp,int16 ctl,int16 reg,
  48.     int16 val ));
  49. static char xread_scc __ARGS((struct pichan *hp, int16 ctl, char reg));
  50. static int32 pi_ctl __ARGS((struct iface *iface,int cmd,int set,int32 val));
  51. static int pi_raw __ARGS((struct iface *iface,struct mbuf *bp));
  52. static int pi_stop __ARGS((struct iface *iface));
  53. static void rts __ARGS((struct pichan *hp, int16 x));
  54. void setup_rx_dma __ARGS((struct pichan *hp));
  55. void setup_tx_dma __ARGS((struct pichan *hp, char *buffer, int length));
  56. static void set_acc_delay __ARGS((void));
  57. static void tdelay __ARGS((register struct pichan *hp,unsigned int time));
  58.  
  59. static struct PITAB Pi[PIMAX];    /* Device table - one entry per card */
  60. static INTERRUPT (*pihandle[])() = {    /* handler interrupt vector table */
  61.     pi0vec,
  62.     pi1vec,
  63.     pi2vec
  64. };
  65. static int16 Page_regs[] = {
  66.     0x87,0x83,0x81,0x82,0,0x8b,0x89,0x8a
  67. };
  68. static struct pichan Pichan[2*PIMAX];    /* channel table - 2 entries per card */
  69. static int16 pinbr;
  70.  
  71. extern int16 acc_delay;    /* Delay for the 8530 chip access recovery time */
  72.  
  73. /* Allocate a buffer which does not cross a dma page boundary */
  74. /* This really belongs in mbuf.c */
  75. struct mbuf *
  76. alloc_dmabuf(size)
  77. register int16 size;
  78. {
  79.     struct mbuf *bp[20],*retbuf;
  80.     unsigned buf_offset, buf_segment;
  81.     long longseg, dma_abs, dma_page;
  82.     int n;
  83.  
  84.     for(n = 0; n < 20 ;n++){
  85.         if((bp[n] = alloc_mbuf(size)) == NULLBUF){
  86.             /* Free the buffers which failed the test */
  87.             while(--n >= 0)
  88.                 free_p(bp[n]);
  89.             return(NULLBUF);
  90.         }
  91.         /* Calculate the DMA page */
  92.         buf_offset = FP_OFF(bp[n]);
  93.         buf_segment= FP_SEG(bp[n]);
  94.         longseg = (long) buf_segment;
  95.         dma_abs = (longseg << 4) + (long) buf_offset;
  96.         dma_page = dma_abs >> 16;
  97.         if(((dma_abs+size) >> 16) == dma_page){
  98.             /* Save the one that passed */
  99.             retbuf = bp[n];
  100.             /* Free the buffers which failed the test */
  101.             while(--n >= 0)
  102.                 free_p(bp[n]);
  103.             return(retbuf);
  104.         }
  105.     }
  106.     /* Free the buffers which failed the test */
  107.     while(--n >= 0)
  108.         free_p(bp[n]);
  109.     return(NULLBUF);
  110. }
  111.  
  112. /* This calculates the constant to be used in the delay loops
  113.  *  which satify the SCC's access recovery time.  It needs to be timed and
  114.  *  calculated because a fixed value would not work in a 4.77mhz XT
  115.  *  to a 40mhz 486 (and beyond).
  116.  */
  117. static void
  118. set_acc_delay()
  119. {    
  120.     long starttime, endtime;
  121.     int n;
  122.     int ticks;
  123.  
  124.     starttime = bioscnt();
  125.     for(n = 0; n < 10; n++)
  126.         mloop();
  127.     endtime = bioscnt();
  128.     ticks = (int) (endtime - starttime);
  129.     if(ticks == 0)
  130.         ticks = 1;
  131.     acc_delay = 61/ticks;
  132.     if(acc_delay == 0)
  133.         acc_delay = 1;
  134.     fflush(stdout);
  135. }
  136.  
  137. /* Write 8530 register */
  138. static void
  139. xwrite_scc(hp,ctl,reg,val)
  140. register struct pichan *hp;
  141. register int16 ctl;
  142. int16 reg,val;
  143. {
  144.     wrtscc(hp->cardbase,ctl,reg,val);
  145. }
  146.  
  147. /* Read 8530 register */
  148. static char
  149. xread_scc(hp,ctl,reg)
  150. register struct pichan *hp;
  151. register int16 ctl;
  152. char reg;
  153. {
  154.     return(rdscc(hp->cardbase,ctl,reg));
  155. }
  156.  
  157. /* Setup 8253 chip for time delay */
  158. static void
  159. tdelay(hp,time)
  160. register struct pichan *hp;
  161. unsigned int time;         /* Time to delay in milliseconds */
  162. {
  163.     int n,port;
  164.     unsigned int t1;
  165.     unsigned char sc;
  166.  
  167.     if(hp->base & 2){ /* If A channel */
  168.         sc = SC1;
  169.         t1 = time;
  170.         port = hp->cardbase+TMR1;
  171.     } else {
  172.         sc = SC2;
  173.         t1 = 10 * time; /* 10s of milliseconds for the B channel */
  174.         port = hp->cardbase+TMR2;
  175.     }
  176.  
  177.     /* Setup timer sc */
  178.     outportb(hp->cardbase+TMRCMD, sc|LSB_MSB|MODE0);
  179.     
  180.     /* satisfy access time restriction */
  181.     for(n=0; n<5;n++)
  182.         ;
  183.     /* times 2 to make millisecs */
  184.     outportb(port, (t1 << 1) & 0xFF);
  185.  
  186.     /* satisfy access time restriction */
  187.     for(n=0; n<5;n++)
  188.         ;
  189.     outportb(port, (t1 >> 7) & 0xFF);
  190.  
  191.     /* Enable correct int for timeout */
  192.     xwrite_scc(hp,hp->base+CTL,R15,CTSIE);
  193.     xwrite_scc(hp,hp->base+CTL,R1,EXT_INT_ENAB);
  194.     xwrite_scc(hp,hp->base+CTL,R0,RES_EXT_INT);
  195. }
  196.  
  197. /* Master interrupt handler.  One interrupt at a time is handled.
  198.  * here. Service routines are called from here.
  199.  */
  200. INTERRUPT (far *(piint)(dev))()
  201. int dev;
  202. {
  203.     register char st;
  204.     register int16 pcbase;
  205.     struct pichan *hp;
  206.     struct PITAB *pip;
  207.     void b_rxint(),b_txint(),b_exint();
  208.     void a_rxint(),a_txint(),a_exint();
  209.  
  210.     pip = &Pi[dev];
  211.     pip->ints++;
  212.     pcbase = pip->addr;
  213.  
  214.     /* Read interrupt status register (only valid from channel A)
  215.      * Process all pending interrupts in while loop
  216.      */
  217.     hp = &Pichan[2 * dev];    /* Assume channel A */
  218.     while((st = xread_scc(hp,pcbase+CHANA+CTL,R3)) != 0){
  219.         if(st & CHARxIP){
  220.             /* Channel A Rcv Interrupt Pending */
  221.             hp = &Pichan[2 * dev];
  222.             a_rxint(hp);
  223.         } else if(st & CHATxIP){
  224.             /* Channel A Transmit Int Pending */
  225.             hp = &Pichan[2 * dev];
  226.             a_txint(hp);
  227.         } else if(st & CHAEXT){
  228.             /* Channel A External Status Int */
  229.             hp = &Pichan[2 * dev];
  230.             a_exint(hp);
  231.         } else if(st & CHBRxIP){
  232.             /* Channel B Rcv Interrupt Pending */
  233.             hp = &Pichan[(2 * dev)+1];
  234.             b_rxint(hp);
  235.         } else if(st & CHBTxIP){
  236.             /* Channel B Transmit Int Pending */
  237.             hp = &Pichan[(2 * dev)+1];
  238.             b_txint(hp);
  239.         } else if(st & CHBEXT){
  240.             /* Channel B External Status Int */
  241.             hp = &Pichan[(2 * dev)+1];
  242.             b_exint(hp);
  243.         }
  244.         /* Reset highest interrupt under service */
  245.         xwrite_scc(hp,hp->base+CTL,R0,RES_H_IUS);
  246.     } /* End of while loop on int processing */
  247.     return pip->chain ? pip->oldvec : NULL;
  248. }
  249.  
  250. static void
  251. a_exint(hp)
  252. register struct pichan *hp;
  253. {
  254.     register int16 cmd;
  255.     char st, i_state;
  256.     int length;
  257.     int32 t,ca;
  258.  
  259.     i_state = dirps();        /* disable interrupts */
  260.  
  261.     st = xread_scc(hp,hp->base+CTL,R0);     /* Fetch status */
  262.  
  263.     /* reset external status latch */
  264.     xwrite_scc(hp,CTL+hp->base,R0,RES_EXT_INT);
  265.     cmd = hp->base+CTL;
  266.     hp->exints++;
  267.  
  268.     if((hp->rstate >= ACTIVE) && (st & BRK_ABRT)){    
  269.         setup_rx_dma(hp);
  270.         hp->rstate = ACTIVE;
  271.     }
  272.     switch(hp->tstate){
  273.     case ACTIVE:
  274.         free_p(hp->sndbuf);
  275.         hp->sndbuf = NULLBUF;
  276.         hp->tstate = FLAGOUT;
  277.         tdelay(hp,hp->squeldelay);
  278.         break;
  279.     case FLAGOUT:
  280.         if((hp->sndbuf = dequeue(&hp->sndq)) == NULLBUF){
  281.             /* Nothing to send - return to receive mode */
  282.             hp->tstate = IDLE;
  283.             rts(hp,OFF);
  284.             restore(i_state);
  285.             return;
  286.         }
  287.         /* NOTE - fall through if more to send */
  288.     case ST_TXDELAY:
  289.         /* Disable DMA chan */
  290.         outportb(DMA_MASK, DMA_DISABLE|hp->dmachan);
  291.  
  292.         /* Set up for TX dma */
  293.         xwrite_scc(hp,cmd,R1,WT_FN_RDYFN|EXT_INT_ENAB);
  294.  
  295.         /* Get all chars */
  296.         length = pullup(&hp->sndbuf,hp->txdmabuf,hp->bufsiz);
  297.  
  298.         /* Setup DMA controller for tx */
  299.         setup_tx_dma(hp,hp->txdmabuf,length);
  300.  
  301.         /* select transmit interrupts to enable */
  302.         /* Allow DMA on chan */
  303.         outportb(DMA_MASK,DMA_ENABLE|hp->dmachan);
  304.  
  305.         /* reset CRC, Txint pend*/
  306.         xwrite_scc(hp,cmd,R0,RES_Tx_CRC|RES_Tx_P);
  307.  
  308.         /* allow Underrun int only */
  309.         xwrite_scc(hp,cmd,R15,TxUIE);
  310.  
  311.         /* Enable TX DMA */
  312.         xwrite_scc(hp,cmd,R1,WT_RDY_ENAB|WT_FN_RDYFN|EXT_INT_ENAB);
  313.  
  314.         /* Send CRC on underrun */
  315.         xwrite_scc(hp,cmd,R0,RES_EOM_L);
  316.  
  317.         /* packet going out now */
  318.         hp->tstate = ACTIVE;
  319.         break;
  320.     case DEFER:
  321.         /* we have deferred prev xmit attempt
  322.          * See Intel Microcommunications Handbook, p2-308
  323.          */
  324.         xwrite_scc(hp,cmd,R0,RES_EXT_INT);
  325.         xwrite_scc(hp,cmd,R0,RES_EXT_INT);
  326.         if((xread_scc(hp,cmd,R0) & DCD) != 0){
  327.             hp->tstate = DEFER;
  328.             tdelay(hp,100);
  329.             /* Defer until dcd transition or 100mS timeout */
  330.             xwrite_scc(hp,CTL+hp->base,R15,CTSIE|DCDIE);
  331.             restore(i_state);
  332.             return;
  333.         }
  334.         /* Defer logic. Wait until deftime is in the past (so we
  335.          * defer to any overheard CTS messages) AND the p-persistence
  336.          * dice roll succeeds. The computation of ca allows for clock
  337.          * rollover (which happens every 49+ days).
  338.          */
  339.         t = msclock();
  340.         ca = hp->deftime - t;
  341.         if(ca > 0){
  342.             hp->tstate = DEFER;
  343.             tdelay(hp,ca);
  344.             restore(i_state);
  345.             return;
  346.         }
  347.         hp->deftime = t;    /* Keep from getting too old */
  348.         if((rand() & 0xff) > uchar(hp->persist)){
  349.             hp->tstate = DEFER;
  350.             tdelay(hp,hp->slotime);
  351.             restore(i_state);
  352.             return;
  353.         }
  354.         /* Assert RTS early minimize collision window */
  355.         xwrite_scc(hp,cmd,R5,TxCRC_ENAB|RTS|Tx8);
  356.         rts(hp,ON);    /* Transmitter on */
  357.         hp->tstate = ST_TXDELAY;
  358.         tdelay(hp,hp->txdelay);
  359.         restore(i_state);
  360.         return;
  361.     } /* switch(hp->tstate) */
  362.  
  363.     restore(i_state);
  364. } /* a_exint() */
  365.  
  366. /* Receive interrupt handler for the A channel 
  367.  */
  368. static void
  369. a_rxint(hp)
  370. register struct pichan *hp;
  371. {
  372.     register int16 cmd;
  373.     register int16 bytecount;
  374.     char rse, i_state;
  375.  
  376.     i_state = dirps();        /* disable interrupts */
  377.     hp->rxints++;
  378.     cmd = hp->base+CTL;
  379.  
  380.     rse = xread_scc(hp,cmd,R1); /* Get special condition bits from R1 */
  381.     if(rse & Rx_OVR){
  382.         /* If receiver overrun */
  383.         hp->rovers++;
  384.         hp->rstate = RXERROR;
  385.     }
  386.  
  387.     if(rse & END_FR){
  388.         /* If end of frame */
  389.         /* figure length of frame from 8237 */
  390.         outportb(DMA_RESETFF,0); /* reset firstlast ff */
  391.         bytecount = inportb(hp->dma_wcr);
  392.         bytecount += inportb(hp->dma_wcr) << 8;
  393.         /* Allow for the extra space for phdr */
  394.         bytecount = (hp->bufsiz - 1 - sizeof(struct phdr)) - bytecount;
  395.  
  396.         if((rse & CRC_ERR)||(hp->rstate > ACTIVE)||(bytecount < 10)){
  397.             if((bytecount >= 10) && (rse & CRC_ERR))
  398.                 hp->crcerr++; /* Ignore noise */
  399.  
  400.             /* Reset buffer pointers */
  401.             hp->rstate = ACTIVE;
  402.             setup_rx_dma(hp);
  403.         } else {
  404.             /* Here we have a valid frame */
  405.             /* Toss 2 crc bytes */
  406.             hp->rcvbuf->cnt = bytecount - 2;
  407.             /* "Can't fail" */
  408.             net_route(hp->iface,CL_AX25,hp->rcvbuf);
  409.             hp->rcvbuf = NULLBUF;
  410.             hp->rxframes++;
  411.  
  412.             /* packet queued - get buffer for next frame */
  413.             hp->rcvbuf = alloc_mbuf(hp->bufsiz + sizeof(struct phdr));
  414.             if(hp->rcvbuf != NULLBUF)
  415.                 /* Allow room for phdr */
  416.                 hp->rcvbuf->data += sizeof(struct phdr);
  417.             setup_rx_dma(hp);
  418.         } /* end good frame queued */
  419.     } /* end EOF check */
  420.  
  421.     xwrite_scc(hp,hp->base+CTL,R0,ERR_RES);    /* error reset */
  422.     restore(i_state);
  423. }
  424.  
  425. void
  426. a_txint(hp)
  427. register struct pichan *hp;
  428. {
  429.     register int16 cmd;
  430.     char i_state;
  431.     int32 t,ca;
  432.  
  433.     i_state = dirps();
  434.     cmd = CTL+hp->base;
  435.  
  436.     switch(hp->tstate){
  437.     case IDLE:
  438.         /* Transmitter idle. Find a frame for transmission */
  439.         if((hp->sndbuf = dequeue(&hp->sndq)) == NULLBUF){
  440.             rts(hp,OFF);
  441.             restore(i_state);
  442.             return;
  443.         }
  444.         /* If a buffer to send, we drop thru here */
  445.     case DEFER:
  446.         /* we may have deferred prev xmit attempt */
  447.         /* Check DCD - debounce it
  448.          * See Intel Microcommunications Handbook, p2-308
  449.          */
  450.         xwrite_scc(hp,cmd,R0,RES_EXT_INT);
  451.         xwrite_scc(hp,cmd,R0,RES_EXT_INT);
  452.         if((xread_scc(hp,cmd,R0) & DCD) != 0){
  453.             hp->tstate = DEFER;
  454.             tdelay(hp,100);
  455.             /* defer until DCD transition or timeout */
  456.             xwrite_scc(hp,cmd,R15,CTSIE|DCDIE);
  457.             restore(i_state);
  458.             return;
  459.         }
  460.         /* Defer logic. Wait until deftime is in the past (so we
  461.          * defer to any overheard CTS messages) AND the p-persistence
  462.          * dice roll succeeds. The computation of ca allows for clock
  463.          * rollover (which happens every 49+ days).
  464.          */
  465.         t = msclock();
  466.         ca = hp->deftime - t;
  467.         if(ca > 0){
  468.             hp->tstate = DEFER;
  469.             tdelay(hp,ca);
  470.             restore(i_state);
  471.             return;
  472.         }
  473.         hp->deftime = t;    /* Keep from getting too old */
  474.         if((rand() & 0xff) > uchar(hp->persist)){
  475.             hp->tstate = DEFER;
  476.             tdelay(hp,hp->slotime);
  477.             restore(i_state);
  478.             return;
  479.         }
  480.  
  481.         /* Assert RTS early minimize collision window */
  482.         xwrite_scc(hp,cmd,R5,TxCRC_ENAB|RTS|Tx8);
  483.         rts(hp,ON);    /* Transmitter on */
  484.         hp->tstate = ST_TXDELAY;
  485.         tdelay(hp,hp->txdelay);
  486.         restore(i_state);
  487.         return;
  488.     default:
  489.         break;
  490.     } /* end switch(hp->state) */
  491.  
  492.     restore(i_state);
  493. } /*a_txint */
  494.  
  495. static void
  496. b_rxint(hp)
  497. register struct pichan *hp;
  498. {
  499.     register int16 cmd;
  500.     char rse, i_state;
  501.  
  502.     i_state = dirps();        /* disable interrupts */
  503.     hp->rxints++;
  504.     cmd = CTL+hp->base;
  505.  
  506.     if((xread_scc(hp,cmd,R0)) & Rx_CH_AV){
  507.         /* there is a char to be stored
  508.          * read special condition bits before reading the data char
  509.          */
  510.         rse = xread_scc(hp,cmd,R1); /* get status byte from R1 */
  511.         if(rse & Rx_OVR){
  512.             /* Rx overrun - toss buffer */
  513.             /* reset buffer pointers */
  514.             hp->rcp = hp->rcvbuf->data;
  515.             hp->rcvbuf->cnt = 0;
  516.             hp->rstate = RXERROR;    /* set error flag */
  517.             hp->rovers++;
  518.         } else if(hp->rcvbuf->cnt >= hp->bufsiz - sizeof(struct phdr)){
  519.             /* Too large -- toss buffer */
  520.             /* reset buffer pointers */
  521.             hp->rcp = hp->rcvbuf->data;
  522.             hp->rcvbuf->cnt = 0;
  523.             hp->rstate = TOOBIG;    /* when set, chars are not stored */
  524.         }
  525.         /* ok, we can store the received character now */
  526.         if(hp->rstate == ACTIVE){    /* If no errors... */
  527.             *hp->rcp++ = xread_scc(hp,cmd,R8); /* char to rcv buff */
  528.             hp->rcvbuf->cnt++;           /* bump count */
  529.         } else {
  530.             /* got to empty FIFO */
  531.             (void) xread_scc(hp,cmd,R8);
  532.             xwrite_scc(hp,cmd,R0,ERR_RES);    /* reset err latch */
  533.             hp->rstate = ACTIVE;
  534.         }
  535.     }
  536.  
  537.     if(rse & END_FR){
  538.         /* END OF FRAME -- Make sure Rx was active */
  539.         if(hp->rcvbuf->cnt > 0){
  540.             if((rse & CRC_ERR)||(hp->rstate > ACTIVE)||(hp->rcvbuf->cnt < 10)){
  541.                 if((hp->rcvbuf->cnt >= 10) && (rse & CRC_ERR))
  542.                     hp->crcerr++; /* Ignore noise */
  543.  
  544.                 hp->rcp = hp->rcvbuf->data;
  545.                 hp->rcvbuf->cnt = 0;
  546.             } else {
  547.                 /* Here we have a valid frame */
  548.                 hp->rcvbuf->cnt -= 2;  /* Toss 2 crc bytes */
  549.                 /* "Can't fail" */
  550.                 net_route(hp->iface,CL_AX25,hp->rcvbuf);
  551.                 hp->rxframes++;
  552.  
  553.                 /* packet queued - get buffer for next frame */
  554.                 hp->rcvbuf = alloc_mbuf(hp->bufsiz+sizeof(struct phdr));
  555.                 if(hp->rcvbuf == NULLBUF){
  556.                     /* No memory - abort rx */
  557.                     xwrite_scc(hp,cmd,R3,Rx8);
  558.                     restore(i_state);
  559.                     return;
  560.                 }
  561.                 hp->rcvbuf->data += sizeof(struct phdr);
  562.                 hp->rcp = hp->rcvbuf->data;
  563.                 hp->rcvbuf->cnt = 0;
  564.             } /* end good frame queued */
  565.         }  /* end check for active receive upon EOF */
  566.         hp->rstate = ACTIVE;    /* and clear error status */
  567.     } /* end EOF check */
  568.  
  569.     restore(i_state);
  570. }
  571.  
  572. static void
  573. b_txint(hp)
  574. register struct pichan *hp;
  575. {
  576.     register int16 cmd;
  577.     char i_state,c;
  578.  
  579.     i_state = dirps();
  580.     cmd = CTL+hp->base;
  581.  
  582.     if(hp->tstate != DEFER && hp->tstate)
  583.         hp->txints++;
  584.  
  585.     switch(hp->tstate){
  586.     case CRCOUT:
  587.         hp->tstate = FLAGOUT;
  588.         tdelay(hp,hp->squeldelay);
  589.         restore(i_state);
  590.         return;
  591.     case IDLE:
  592.         /* Transmitter idle. Find a frame for transmission */
  593.         if((hp->sndbuf = dequeue(&hp->sndq)) == NULLBUF){
  594.             /* Nothing to send - return to receive mode
  595.              * Tx OFF now - flag should have gone
  596.              */
  597.             rts(hp,OFF);
  598.             restore(i_state);
  599.             return;
  600.         }
  601.         /* If a buffer to send, we drop thru here */
  602.     case DEFER:        /* we may have deferred prev xmit attempt */
  603.         /* Check DCD - debounce it */
  604.         /* See Intel Microcommunications Handbook, p2-308 */
  605.         xwrite_scc(hp,cmd,R0,RES_EXT_INT);
  606.         xwrite_scc(hp,cmd,R0,RES_EXT_INT);
  607.         if((xread_scc(hp,cmd,R0) & DCD) != 0){
  608.             hp->tstate = DEFER;
  609.             tdelay(hp,100);
  610.             /* defer until DCD transition or timeout */
  611.             xwrite_scc(hp,cmd,R15,CTSIE|DCDIE);
  612.             restore(i_state);
  613.             return;
  614.         }
  615.         /* p - persist calculation */
  616.         if(inportb(hp->cardbase+TMR0) > hp->persist){
  617.             inportb(hp->cardbase+TMR0); /* Discard MSB */
  618.             hp->tstate = DEFER;
  619.             tdelay(hp,hp->slotime);
  620.             restore(i_state);
  621.             return;
  622.         }
  623.         inportb(hp->cardbase+TMR0); /* Discard MSB */
  624.  
  625.         rts(hp,ON);   /* Transmitter on */
  626.         hp->tstate = ST_TXDELAY;
  627.         tdelay(hp,hp->txdelay);
  628.         restore(i_state);
  629.         return;
  630.  
  631.     case ACTIVE:
  632.         /* Here we are actively sending a frame */
  633.         if((c = PULLCHAR(&hp->sndbuf)) != -1){
  634.             /* next char is gone */
  635.             xwrite_scc(hp,cmd,R8,c);
  636.             /* stuffing a char satisfies Interrupt condition */
  637.         } else {
  638.             /* No more to send */
  639.             free_p(hp->sndbuf);
  640.             if((xread_scc(hp,cmd,R0) & 0x40)){
  641.                 /* Did we underrun? */
  642.                 /* unexpected underrun */
  643.                 hp->tunders++;
  644.                 xwrite_scc(hp,cmd,R0,SEND_ABORT);
  645.                 hp->tstate = FLAGOUT;
  646.                 tdelay(hp,hp->squeldelay);
  647.                 restore(i_state);
  648.                 return;
  649.             }
  650.             hp->tstate = UNDERRUN; /* Now we expect to underrun */
  651.             /* Send flags on underrun */
  652.             if(hp->speed){ /* If externally clocked */
  653.                 xwrite_scc(hp,cmd,R10,CRCPS|NRZI);
  654.             } else {
  655.                 xwrite_scc(hp,cmd,R10,CRCPS);
  656.             }
  657.             xwrite_scc(hp,cmd,R0,RES_Tx_P); /* reset Tx Int Pend */
  658.         }
  659.         restore(i_state);
  660.         return;     /* back to wait for interrupt */
  661.     } /* end switch */
  662.     restore(i_state);
  663. }
  664.  
  665. /* Pi SIO External/Status interrupts (for the B channel)
  666.  * This can be caused by a receiver abort, or a Tx UNDERRUN/EOM.
  667.  * Receiver automatically goes to Hunt on an abort.
  668.  *
  669.  * If the Tx Underrun interrupt hits, change state and
  670.  * issue a reset command for it, and return.
  671.  */
  672. static void
  673. b_exint(hp)
  674. register struct pichan *hp;
  675. {
  676.     char st, i_state;
  677.     register int16 cmd;
  678.     char c;
  679.  
  680.     cmd = CTL+hp->base;
  681.     i_state = dirps();        /* disable interrupts */
  682.     hp->exints++;
  683.     st = xread_scc(hp,cmd,R0);     /* Fetch status */
  684.     /* reset external status latch */
  685.     xwrite_scc(hp,cmd,R0,RES_EXT_INT);
  686.  
  687.  
  688.     switch(hp->tstate){
  689.     case ACTIVE:    /* Unexpected underrun */
  690.         free_p(hp->sndbuf);
  691.         xwrite_scc(hp,cmd,R0,SEND_ABORT);
  692.         hp->tstate = FLAGOUT;
  693.         hp->tunders++;
  694.         tdelay(hp,hp->squeldelay);
  695.         restore(i_state);
  696.         return;
  697.     case UNDERRUN:
  698.         hp->tstate = CRCOUT;
  699.         restore(i_state);
  700.         return;
  701.     case FLAGOUT: 
  702.         /* Find a frame for transmission */
  703.         if((hp->sndbuf = dequeue(&hp->sndq)) == NULLBUF){
  704.             /* Nothing to send - return to receive mode
  705.              * Tx OFF now - flag should have gone
  706.              */
  707.             rts(hp,OFF);
  708.             hp->tstate = IDLE;
  709.             restore(i_state);
  710.             return;
  711.         }
  712.         /* Get next char to send */
  713.         pullup(&hp->sndbuf,&c,1);    /* one char at a time */
  714.         xwrite_scc(hp,cmd,R0,RES_Tx_CRC);/* reset for next frame */
  715.  
  716.         /* Send abort on underrun */
  717.         if(hp->speed){ /* If externally clocked */
  718.             xwrite_scc(hp,cmd,R10,CRCPS|NRZI|ABUNDER);
  719.         } else {
  720.             xwrite_scc(hp,cmd,R10,CRCPS|ABUNDER);
  721.         }
  722.  
  723.         xwrite_scc(hp,cmd,R8,c);    /* First char out now */
  724.         xwrite_scc(hp,cmd,R0,RES_EOM_L);/* Reset end of message latch */
  725.  
  726.         /* select transmit interrupts to enable */
  727.  
  728.         xwrite_scc(hp,cmd,R15,TxUIE);    /* allow Underrun int only */
  729.         xwrite_scc(hp,cmd,R0,RES_EXT_INT);
  730.         xwrite_scc(hp,cmd,R1,TxINT_ENAB|EXT_INT_ENAB);  /* Tx/Extern ints on */
  731.  
  732.         hp->tstate = ACTIVE;    /* char going out now */
  733.         restore(i_state);
  734.         return;
  735.  
  736.     case DEFER:
  737.         /* Check DCD - debounce it
  738.          * See Intel Microcommunications Handbook, p2-308
  739.          */
  740.         xwrite_scc(hp,cmd,R0,RES_EXT_INT);
  741.         xwrite_scc(hp,cmd,R0,RES_EXT_INT);
  742.         if((xread_scc(hp,cmd,R0) & DCD) != 0){
  743.             hp->tstate = DEFER;
  744.             tdelay(hp,100);
  745.             /* defer until DCD transition or timeout */
  746.             xwrite_scc(hp,cmd,R15,CTSIE|DCDIE);
  747.             restore(i_state);
  748.             return;
  749.         }
  750.         /* p - persist calculation */
  751.         if(inportb(hp->cardbase+TMR0) > hp->persist){
  752.             inportb(hp->cardbase+TMR0); /* Discard MSB */
  753.             hp->tstate = DEFER;
  754.             tdelay(hp,hp->slotime);
  755.             restore(i_state);
  756.             return;
  757.         }
  758.         inportb(hp->cardbase+TMR0); /* Discard MSB */
  759.  
  760.         rts(hp,ON);   /* Transmitter on */
  761.         hp->tstate = ST_TXDELAY;
  762.         tdelay(hp,hp->txdelay);
  763.         restore(i_state);
  764.         return;
  765.  
  766.     case ST_TXDELAY:
  767.  
  768.         /* Get next char to send */
  769.         pullup(&hp->sndbuf,&c,1);     /* one char at a time */
  770.         xwrite_scc(hp,cmd,R0,RES_Tx_CRC);/* reset for next frame */
  771.  
  772.         /* Send abort on underrun */
  773.         if(hp->speed){ /* If externally clocked */
  774.             xwrite_scc(hp,cmd,R10,CRCPS|NRZI|ABUNDER);
  775.         } else {
  776.             xwrite_scc(hp,cmd,R10,CRCPS|ABUNDER);
  777.         }
  778.  
  779.         xwrite_scc(hp,cmd,R8,c);    /* First char out now */
  780.         xwrite_scc(hp,cmd,R0,RES_EOM_L);/* Reset end of message latch */
  781.  
  782.         /* select transmit interrupts to enable */
  783.  
  784.         xwrite_scc(hp,cmd,R15,TxUIE);    /* allow Underrun int only */
  785.         xwrite_scc(hp,cmd,R0,RES_EXT_INT);
  786.         /* Tx/Extern ints on */
  787.         xwrite_scc(hp,cmd,R1,TxINT_ENAB|EXT_INT_ENAB);
  788.  
  789.         hp->tstate = ACTIVE;    /* char going out now */
  790.         restore(i_state);
  791.         return;
  792.     }
  793.  
  794.     /* Receive Mode only
  795.      * This triggers when hunt mode is entered, & since an ABORT
  796.      * automatically enters hunt mode, we use that to clean up
  797.      * any waiting garbage
  798.      */
  799.     if((hp->rstate == ACTIVE) && (st & BRK_ABRT)){
  800.         (void) xread_scc(hp,cmd,R8);
  801.         (void) xread_scc(hp,cmd,R8);
  802.         (void) xread_scc(hp,cmd,R8);
  803.         hp->rcp = hp->rcvbuf->data;
  804.         hp->rcvbuf->cnt = 0;          /* rewind on DCD transition */
  805.     }
  806.     restore(i_state);
  807. }
  808.  
  809. /* SET Transmit or Receive Mode
  810.  * Set RTS (request-to-send) to modem on Transmit
  811.  */
  812. static void
  813. rts(hp,x)
  814. register struct pichan *hp;
  815. int16 x;
  816. {
  817.     int16 tc;
  818.     long br;
  819.     int16 cmd;
  820.  
  821.     cmd = CTL+hp->base;
  822.  
  823.     /* Reprogram BRG and turn on transmitter to send flags */
  824.     if(x == ON){    /* Turn Tx ON and Receive OFF */
  825.         /* Exints off first to avoid abort int */
  826.         xwrite_scc(hp,cmd,R15,0);
  827.         xwrite_scc(hp,cmd,R3,Rx8);    /* Rx off */
  828.         hp->rstate = IDLE;
  829.         if(cmd & 2){ /* if channel a */
  830.             /* Set up for TX dma */
  831.             xwrite_scc(hp,cmd,R1,WT_FN_RDYFN|EXT_INT_ENAB);
  832.         } else {
  833.             xwrite_scc(hp,cmd,R1,0);    /* No interrupts */
  834.         }
  835.         if(hp->speed){            /* if internally clocked */
  836.             br = hp->speed;        /* get desired speed */
  837.             tc = (XTAL/br)-2;    /* calc 1X BRG divisor */
  838.             xwrite_scc(hp,cmd,R12,tc&0xFF);     /* lower byte */
  839.             xwrite_scc(hp,cmd,R13,(tc>>8)&0xFF);/* upper byte */
  840.         }
  841.         xwrite_scc(hp,cmd,R5,TxCRC_ENAB|RTS|TxENAB|Tx8|DTR);
  842.         /* Transmitter now on */
  843.     } else {    /* Tx OFF and Rx ON */
  844.         hp->tstate = IDLE;
  845.         xwrite_scc(hp,cmd,R5,Tx8|DTR);     /*  TX off */
  846.  
  847.         if(hp->speed){        /* if internally clocked */
  848.             /* Reprogram BRG for 32x clock for receive DPLL */
  849.             /* BRG off, keep Pclk source */
  850.             xwrite_scc(hp,cmd,R14,BRSRC);
  851.             br = hp->speed;            /* get desired speed */
  852.             /* calc 32X BRG divisor */
  853.             tc = ((XTAL/32)/br)-2;
  854.             xwrite_scc(hp,cmd,R12,tc&0xFF);    /* lower byte */
  855.             xwrite_scc(hp,cmd,R13,(tc>>8)&0xFF);/* upper byte */
  856.             /* SEARCH mode, BRG source */
  857.             xwrite_scc(hp,cmd,R14,BRSRC|SEARCH);
  858.             /* Enable the BRG */
  859.             xwrite_scc(hp,cmd,R14,BRSRC|BRENABL);
  860.         }
  861.         /* Now, turn on the receiver and hunt for a flag */
  862.         xwrite_scc(hp,cmd,R3,RxENABLE|RxCRC_ENAB|Rx8);
  863.         hp->rstate = ACTIVE;        /* Normal state */
  864.  
  865.         if(cmd & 2){/* if channel a */
  866.             setup_rx_dma(hp);
  867.         } else {
  868.             /* reset error bits */
  869.         /*    xwrite_scc(hp,cmd,R0,ERR_RES); */
  870.             /* reset buffer pointers */
  871.             hp->rcp = hp->rcvbuf->data;
  872.             hp->rcvbuf->cnt = 0;
  873.             xwrite_scc(hp,cmd,R1,(INT_ALL_Rx|EXT_INT_ENAB));
  874.         }
  875.         xwrite_scc(hp,cmd,R15,BRKIE);        /* allow ABORT int */
  876.         /* Hold tx off long enough for other station to reply */
  877.         hp->deftime = msclock() + hp->txdelay + 500;
  878.     }
  879. }
  880.  
  881. void
  882. setup_rx_dma(hp)
  883. register struct pichan *hp;
  884. {
  885.     unsigned buf_offset, buf_segment;
  886.     int cmd;
  887.     long longseg, dma_abs, dma_page;
  888.     char i_state;
  889.  
  890.     i_state = dirps();        /* disable interrupts */
  891.  
  892.     cmd = hp->base+CTL;
  893.  
  894.     if(!hp->rcvbuf){
  895.         /* No rx buffer available */
  896.         restore(i_state);
  897.         return;
  898.     }
  899.  
  900.     /* Calculate high order 4 bits of the buffer area and store
  901.      *    them in the DMA page register
  902.      */
  903.     buf_offset = FP_OFF(hp->rcvbuf->data);
  904.     buf_segment= FP_SEG(hp->rcvbuf->data);
  905.     longseg = (long) buf_segment;
  906.     dma_abs = (longseg << 4) + (long) buf_offset;
  907.     dma_page = dma_abs >> 16;
  908.  
  909.     if(((dma_abs + hp->bufsiz -1) >> 16) != dma_page)
  910.         tprintf("PI: ERROR - RX DMA page boundary violation\n");
  911.  
  912.     /* Get ready for RX DMA */
  913.     xwrite_scc(hp,cmd,R1,WT_FN_RDYFN|WT_RDY_RT|INT_ERR_Rx|EXT_INT_ENAB);
  914.     outportb(DMA_MASK, DMA_DISABLE|hp->dmachan); /* Disable DMA chan */
  915.     /* Set DMA mode register to single transfers, incrementing address,
  916.      *    auto init, writes
  917.      */
  918.     outportb(DMA_MODE,DMA_RX_MODE|hp->dmachan);
  919.  
  920.     outportb(hp->page_addr,dma_page);/* Store in  64K DMA page */
  921.     outportb(DMA_RESETFF,0);     /* reset byte pointer flipflop */
  922.     /* Output buffer start (dest) address */
  923.     outportb(hp->dma_dest,dma_abs);
  924.     outportb(hp->dma_dest,dma_abs >> 8);
  925.     /* output DMA maximum byte count */
  926.     outportb(hp->dma_wcr,hp->bufsiz - 1 - sizeof(struct phdr));
  927.     outportb(hp->dma_wcr, (hp->bufsiz - 1 - sizeof(struct phdr)) >> 8);
  928.     /* Unmask channel 1 (start DMA) */
  929.     outportb(DMA_MASK, DMA_ENABLE|hp->dmachan); /* Enable DMA chan */
  930.  
  931.     /* If a packet is already coming in, this line is supposed
  932.      *    to mess up the crc to avoid receiving a partial packet
  933.      */
  934.     xwrite_scc(hp,cmd,R0,RES_Rx_CRC);
  935.  
  936.     /* Enable RX dma */
  937.     xwrite_scc(hp,cmd,R1,WT_RDY_ENAB|WT_FN_RDYFN|WT_RDY_RT|INT_ERR_Rx|EXT_INT_ENAB);
  938.  
  939.     restore(i_state);
  940. }
  941.  
  942. void
  943. setup_tx_dma(hp,buffer,length)
  944. struct pichan *hp;
  945. char *buffer;
  946. int length;
  947. {
  948.     unsigned buf_offset, buf_segment;
  949.     long longseg, dma_abs, dma_page;
  950.     char i_state;
  951.  
  952.     i_state = dirps();        /* disable interrupts */
  953.  
  954.     /* Calculate high order 4 bits of the buffer area and store
  955.      *    them in the DMA page register
  956.      */
  957.  
  958.     buf_offset = FP_OFF(buffer);
  959.     buf_segment= FP_SEG(buffer);
  960.     longseg = (long) buf_segment;
  961.     dma_abs = (longseg << 4) + (long) buf_offset;
  962.     dma_page = dma_abs >> 16;
  963.  
  964.     outportb(DMA_MASK, DMA_DISABLE|hp->dmachan); /* Disable DMA chan */
  965.     if(((dma_abs + length) >> 16) != dma_page)
  966.         tprintf("PI: ERROR - TX DMA page boundary violation\n");
  967.     --length;     /* Adjust length for DMA chip */
  968.     /* Set DMA mode register to single transfers, incrementing address,
  969.      *    no auto init, reads
  970.       */
  971.     outportb(DMA_MODE,DMA_TX_MODE|hp->dmachan);
  972.  
  973.     outportb(hp->page_addr,dma_page); /* Store in 64K DMA page */
  974.     outportb(DMA_RESETFF,0);    /* reset byte pointer flipflop */
  975.     outportb(hp->dma_dest,dma_abs);    /* Output buffer start (source) address */
  976.     outportb(hp->dma_dest,dma_abs >> 8);
  977.     /* output byte count */
  978.     outportb(hp->dma_wcr,length);
  979.     outportb(hp->dma_wcr, (length) >> 8);
  980.  
  981.     restore(i_state);
  982. }
  983.  
  984. /* Initialize pi controller parameters */
  985. static int
  986. scc_init(hp)
  987. register struct pichan *hp;
  988. {
  989.     int16 tc;
  990.     long br;
  991.     char i_state;
  992.     register int16 cmd;
  993.  
  994.     /* Initialize 8530 channel for SDLC operation */
  995.  
  996.     cmd = CTL+hp->base;
  997. #ifdef    notdef
  998.     tprintf("Pi: Initializing Channel %c - Base = %x\n",cmd&2?'A':'B',cmd&~CTL);
  999. #endif
  1000.     i_state = dirps();
  1001.  
  1002.     switch(cmd & 2){
  1003.     case 2:
  1004.         xwrite_scc(hp,cmd,R9,CHRA);    /* Reset channel A */
  1005.         xwrite_scc(hp,cmd,R2,0xff); /* Initialize interrupt vector */
  1006.         break;
  1007.     case 0:
  1008.         xwrite_scc(hp,cmd,R9,CHRB);    /* Reset channel B */
  1009.         break;
  1010.     }
  1011.  
  1012.     /* Deselect all Rx and Tx interrupts */
  1013.     xwrite_scc(hp,cmd,R1,0);
  1014.  
  1015.     /* Turn off external interrupts (like CTS/CD) */
  1016.     xwrite_scc(hp,cmd,R15,0);
  1017.  
  1018.     /* X1 clock, SDLC mode */
  1019.     xwrite_scc(hp,cmd,R4,SDLC|X1CLK);
  1020.  
  1021.     /* Now some misc Tx/Rx parameters */
  1022.     /* CRC PRESET 1, NRZI Mode */
  1023.     if(hp->speed){
  1024.         xwrite_scc(hp,cmd,R10,CRCPS|NRZI);
  1025.         /* Tx Clk from BRG. Rcv Clk from DPLL, TRxC pin outputs DPLL */
  1026.         xwrite_scc(hp,cmd,R11,TCBR|RCDPLL|TRxCDP|TRxCOI);
  1027.     } else {
  1028.         xwrite_scc(hp,cmd,R10,CRCPS);
  1029.         /* Tx Clk from Trxcl. Rcv Clk from Rtxcl, TRxC pin is input */
  1030.         xwrite_scc(hp,cmd,R11,TCTRxCP);
  1031.     }
  1032.  
  1033.     /* Null out SDLC start address */
  1034.     xwrite_scc(hp,cmd,R6,0);
  1035.  
  1036.     /* SDLC flag */
  1037.     xwrite_scc(hp,cmd,R7,FLAG);
  1038.  
  1039.     /* Set up the Transmitter but don't enable it
  1040.      *  DTR, 8 bit TX chars only - TX NOT ENABLED
  1041.      */
  1042.     xwrite_scc(hp,cmd,R5,Tx8|DTR);
  1043.  
  1044.     /* Receiver - intial setup only - more later */
  1045.     xwrite_scc(hp,cmd,R3,Rx8);            /* 8 bits/char */
  1046.  
  1047.     /* Setting up BRG now - turn it off first */
  1048.     xwrite_scc(hp,cmd,R14,BRSRC);         /* BRG off, but keep Pclk source */
  1049.  
  1050.     /* set the 32x time constant for the BRG in Receive mode */
  1051.  
  1052.     if(hp->speed){
  1053.         br = hp->speed;     /* get desired speed */
  1054.         tc = ((XTAL/32)/br)-2;    /* calc 32X BRG divisor */
  1055.     } else {
  1056.         tc = 14;
  1057.     }
  1058.  
  1059.     xwrite_scc(hp,cmd,R12,tc&0xFF);      /* lower byte */
  1060.     xwrite_scc(hp,cmd,R13,(tc>>8)&0xFF); /* upper byte */
  1061.  
  1062.     /* Following subroutine sets up and ENABLES the receiver */
  1063.     rts(hp,OFF);           /* TX OFF and RX ON */
  1064.  
  1065.     if(hp->speed){
  1066.         /* DPLL frm BRG, BRG src PCLK */
  1067.         xwrite_scc(hp,cmd,R14,BRSRC|SSBR);
  1068.     } else {
  1069.         /* DPLL frm rtxc,BRG src PCLK */
  1070.         xwrite_scc(hp,cmd,R14,BRSRC|SSRTxC);
  1071.     }
  1072.     xwrite_scc(hp,cmd,R14,BRSRC|SEARCH); /* SEARCH mode, keep BRG source */
  1073.     xwrite_scc(hp,cmd,R14,BRSRC|BRENABL);/* Enable the BRG */
  1074.  
  1075.     if(!(cmd & 2)) /* if channel b */
  1076.         xwrite_scc(hp,cmd,R1,(INT_ALL_Rx|EXT_INT_ENAB));
  1077.  
  1078.     xwrite_scc(hp,cmd,R15,BRKIE);        /* ABORT int */
  1079.  
  1080.     /* Now, turn on the receiver and hunt for a flag */
  1081.     xwrite_scc(hp,cmd,R3,RxENABLE|RxCRC_ENAB|Rx8);
  1082.  
  1083.     restore(i_state);
  1084.     return 0;
  1085. }
  1086.  
  1087. /* Process to recover from ibuffails.
  1088.  * This could be done in the function network() in config.c,
  1089.  * to save a context switch.  I put it here so the driver would
  1090.  * be more self contained.
  1091. */
  1092. void
  1093. buf_recover(unused,b,a)
  1094. int unused;
  1095. void *b;    /* Unused */
  1096. void *a;    /* Unused */
  1097. {
  1098.     struct pichan *hp0, *hp1;
  1099.     char i_state;
  1100.     int i;
  1101.  
  1102.     for(;;){
  1103.         pwait(NULL);
  1104.  
  1105.         for(i=0; i<pinbr; i++){ /* for each card */
  1106.             hp0 = &Pichan[i];
  1107.             hp1 = &Pichan[i + 1];
  1108.             if(!hp0->rcvbuf){ /* No rx buffer allocated */
  1109.                 i_state = dirps();
  1110.                 hp0->rcvbuf = alloc_mbuf(hp0->bufsiz + sizeof(struct phdr));
  1111.                 if(hp0->rcvbuf != NULLBUF)
  1112.                     hp0->rcvbuf->data += sizeof(struct phdr);
  1113.                 restore(i_state);
  1114.                 setup_rx_dma(hp0);
  1115.             }
  1116.             i_state = dirps();
  1117.             if(!hp1->rcvbuf && (hp1->rstate == ACTIVE)){
  1118.                 /* No rx buf allocated */
  1119.                 if((hp1->rcvbuf = alloc_mbuf(hp1->bufsiz+sizeof(struct phdr))) != NULL){
  1120.                     hp1->rcvbuf->data += sizeof(struct phdr);
  1121.                     hp1->rcp = hp1->rcvbuf->data;
  1122.                     hp1->rcvbuf->cnt = 0;
  1123.                     xwrite_scc(hp1,CTL+hp1->base,R3,RxENABLE|RxCRC_ENAB|Rx8);
  1124.                 }
  1125.             }
  1126.             restore(i_state);
  1127.         }
  1128.     }
  1129. }
  1130.  
  1131. /* Attach a PI interface to the system
  1132.  * argv[0]: hardware type, must be "pi"
  1133.  * argv[1]: I/O address, e.g., "0x300"
  1134.  * argv[2]: vector, e.g., "2"
  1135.  * argv[3]: dma channel (1..3)
  1136.  * argv[4]: mode, must be:
  1137.  *        "ax25" (AX.25 UI frame format)
  1138.  * argv[5]: interface label, e.g., "pi0"
  1139.  * argv[6]: receiver packet buffer size in bytes
  1140.  * argv[7]: maximum transmission unit, bytes
  1141.  * argv[8]: channel A interface speed, e.g, "1200", 0 = ext. clock
  1142.  * argv[9]: channel B interface speed
  1143.  * argv[10]: First IP address, optional (defaults to Ip_addr);
  1144.  * argv[11]: Second IP address, optional (defaults to Ip_addr);
  1145.  */
  1146. int
  1147. pi_attach(argc,argv)
  1148. int argc;
  1149. char *argv[];
  1150. {
  1151.     struct mbuf *bp;
  1152.     extern void refiq();
  1153.     register struct iface *if_pca,*if_pcb;
  1154.     struct pichan *hp;
  1155.     int dev;
  1156.     char i_state;
  1157.     int n;
  1158.  
  1159.     refiq(); /* replenish interrupt buffer pool (in mbuf.c) */
  1160.     if(acc_delay == 0){    /* Only do this once */
  1161.         /* Adapt recovery time delay to processor speed */
  1162.         set_acc_delay();
  1163.     }
  1164.     /* Quick check to make sure args are good and mycall is set */
  1165.     if(strcmp(argv[4],"ax25") != 0){
  1166.         tprintf("PI: Mode %s unknown for interface %s\n",
  1167.             argv[4],argv[5]);
  1168.         return -1;
  1169.     }
  1170.     if(if_lookup(argv[5]) != NULLIF){
  1171.         tprintf("PI: Interface %s already exists\n",argv[5]);
  1172.         return -1;
  1173.     }
  1174.     if(Mycall[0] == '\0'){
  1175.         tprintf("PI: Set mycall first\n");
  1176.         return -1;
  1177.     }
  1178.     /* Note: each card must have a unique address, IRQ and DMA */
  1179.  
  1180.     if(pinbr >= PIMAX){
  1181.         tprintf("PI: Maximum of %d PI cards supported\n",PIMAX);
  1182.         return -1;
  1183.     }
  1184.     dev = pinbr++;
  1185.  
  1186.     /* Initialize hardware-level control structure */
  1187.     Pi[dev].addr = htoi(argv[1]);
  1188.     Pi[dev].vec = atoi(argv[2]);
  1189.     if(strchr(argv[2],'c') != NULLCHAR)
  1190.         Pi[dev].chain = 1;
  1191.     else
  1192.         Pi[dev].chain = 0;
  1193.  
  1194.     /* Set up counter chip */
  1195.     /* 500 uS square wave */
  1196.     outportb(Pi[dev].addr+TMRCMD, SC0|LSB_MSB|MODE3);
  1197.     for(n=0; n<5;n++) /* satisfy access time restriction */
  1198.         ;
  1199.     outportb(Pi[dev].addr+TMR0, 922 & 0xFF); 
  1200.     for(n=0; n<5;n++) /* satisfy access time restriction */
  1201.         ;
  1202.     outportb(Pi[dev].addr+TMR0, 922 >> 8);
  1203.     for(n=0; n<5;n++) /* satisfy access time restriction */
  1204.         ;
  1205.  
  1206.     /* Save original interrupt vector */
  1207.     Pi[dev].oldvec = getirq(Pi[dev].vec);
  1208.  
  1209.     /* Set new interrupt vector */
  1210.     if(setirq(Pi[dev].vec,pihandle[dev]) == -1){
  1211.         tprintf("PI: IRQ %u out of range\n",Pi[dev].vec);
  1212.         pinbr--;
  1213.         return -1;
  1214.     }
  1215.  
  1216.     if((atoi(argv[3]) < 1) || (atoi(argv[3]) > 3)){
  1217.         tprintf("PI: DMA %d out of range\n",atoi(argv[3]));
  1218.         pinbr--;
  1219.         return -1;
  1220.     }
  1221.  
  1222.     /* Create interface structures and fill in details */
  1223.     if_pca = (struct iface *)callocw(1,sizeof(struct iface));
  1224.     if_pcb = (struct iface *)callocw(1,sizeof(struct iface));
  1225.  
  1226.     if_pca->addr = if_pcb->addr = Ip_addr;
  1227.     if(argc > 10)
  1228.         if_pca->addr = resolve(argv[10]);
  1229.     if(argc > 11)
  1230.         if_pcb->addr = resolve(argv[11]);
  1231.  
  1232.     if(if_pca->addr == 0 || if_pcb->addr == 0){
  1233.         tprintf("PI: No IP address");
  1234.         free((char *)if_pca);
  1235.         free((char *)if_pcb);
  1236.         return -1;
  1237.     }
  1238.     /* Append "a" to interface associated with A channel */
  1239.     if_pca->name = malloc((unsigned)strlen(argv[5])+2);
  1240.     strcpy(if_pca->name,argv[5]);
  1241.     strcat(if_pca->name,"a");
  1242.     /* Append "b" to interface associated with B channel */
  1243.     if_pcb->name = malloc((unsigned)strlen(argv[5])+2);
  1244.     strcpy(if_pcb->name,argv[5]);
  1245.     strcat(if_pcb->name,"b");
  1246.  
  1247.     if_pcb->mtu = if_pca->mtu = atoi(argv[7]);
  1248.     if_pcb->type = if_pca->type = CL_AX25;
  1249.     if_pcb->ioctl = if_pca->ioctl = pi_ctl;
  1250.     if_pca->dev = 2*dev;            /* pi0a */
  1251.     if_pcb->dev = 2*dev + 1;        /* pi0b */
  1252.     if_pcb->stop = if_pca->stop = pi_stop;
  1253.     if_pcb->output = if_pca->output = ax_output;
  1254.     if_pcb->raw = if_pca->raw = pi_raw;
  1255.  
  1256.     if(strcmp(argv[4],"ax25") == 0){
  1257.         /* Must be true, was checked at top */
  1258.         if(if_pcb->hwaddr == NULLCHAR)
  1259.             if_pcb->hwaddr = mallocw(AXALEN);
  1260.         memcpy(if_pcb->hwaddr,Mycall,AXALEN);
  1261.         if(if_pca->hwaddr == NULLCHAR)
  1262.             if_pca->hwaddr = mallocw(AXALEN);
  1263.         memcpy(if_pca->hwaddr,Mycall,AXALEN);
  1264.     }
  1265.     /* Link em in to the interface chain */
  1266.     if_pca->next = if_pcb;
  1267.     if_pcb->next = Ifaces;
  1268.     Ifaces = if_pca;
  1269.  
  1270.     /* set params in pichan table for CHANNEL B */
  1271.     hp = &Pichan[2*dev+1];            /* pi1 is offset 1 */
  1272.     hp->dmachan = 0; /* Channel B does not have dma */
  1273.     hp->cardbase = Pi[dev].addr;
  1274.     hp->iface = if_pcb;
  1275.     hp->stata = Pi[dev].addr + CHANA + CTL;    /* permanent status */
  1276.     hp->statb = Pi[dev].addr + CHANB + CTL;    /* addrs for CHANA/B*/
  1277.     hp->speed = (int16)atoi(argv[9]);
  1278.     hp->base = Pi[dev].addr + CHANB;
  1279.     hp->bufsiz = atoi(argv[6]);
  1280.     hp->tstate = IDLE;
  1281.     /* default channel access Params */
  1282.     hp->txdelay = 30;        /* 300 Ms */
  1283.     hp->persist = 128;        /* 50% persistence */
  1284.     hp->slotime = 30;        /* 300 Ms */
  1285.     hp->squeldelay = 3;        /* 30 Ms */
  1286.  
  1287.     xwrite_scc(hp,CTL+hp->stata,R9,FHWRES);     /* Hardware reset */
  1288.                         /* one time only */
  1289.     /* Disable interrupts with Master interrupt ctrl reg */
  1290.     xwrite_scc(hp,CTL+hp->stata,R9,0);
  1291.  
  1292.     scc_init(hp);
  1293.  
  1294.     /* Pre-allocate a receive buffer */
  1295.     i_state = dirps();
  1296.     hp->rcvbuf = alloc_mbuf(hp->bufsiz+sizeof(struct phdr));
  1297.     restore(i_state);
  1298.     if(hp->rcvbuf == NULLBUF){
  1299.         /* No memory, abort receiver */
  1300.         tprintf("PI: No memory available for receive buffers\n");
  1301.         /* Restore original interrupt vector */
  1302.         setirq(Pi[dev].vec,Pi[dev].oldvec);
  1303.         pinbr--;
  1304.         return -1;
  1305.     }
  1306.     hp->rcvbuf->data += sizeof(struct phdr);
  1307.     hp->rcp = hp->rcvbuf->data;
  1308.     hp->rcvbuf->cnt = 0;
  1309.     hp->sndq = NULLBUF;
  1310.  
  1311.     /* set params in pichan table for CHANNEL A */
  1312.     hp = &Pichan[2*dev];    /* pi0a is offset 0 */
  1313.     hp->dmachan = (unsigned char)atoi(argv[3]);
  1314.     /* Figure out where the dma page register is. */
  1315.     if(hp->dmachan < 8 && hp->dmachan >= 0){
  1316.         hp->page_addr = Page_regs[hp->dmachan];
  1317.     } else {
  1318.         printf("PI: DMA channel %d out of range\n",hp->dmachan);
  1319.         free_p(hp->rcvbuf);
  1320.         /* Restore original interrupt vector */
  1321.         setirq(Pi[dev].vec,Pi[dev].oldvec);
  1322.         pinbr--;
  1323.         return -1;
  1324.     }
  1325.  
  1326.     hp->dma_dest = hp->dmachan * 2;
  1327.     hp->dma_wcr = hp->dma_dest + 1;
  1328.  
  1329.     hp->cardbase = Pi[dev].addr;
  1330.     hp->iface = if_pca;
  1331.     hp->speed = (int16)atoi(argv[8]);
  1332.     hp->base = Pi[dev].addr + CHANA;
  1333.     hp->bufsiz = atoi(argv[6]);
  1334.     hp->tstate = IDLE;
  1335.     /* default channel access Params */
  1336.     hp->txdelay = 15;        /* 15 mS */
  1337.     hp->persist = 128;        /* 50% persistence */
  1338.     hp->slotime = 15;        /* 15 mS */
  1339.     hp->squeldelay = 1;        /* 1 mS */
  1340.     newproc("buf_recover",256,buf_recover,0,hp,NULL,0);
  1341.  
  1342.     /* Pre-allocate a receive buffer */
  1343.     /* buffer is allocated with ints off */
  1344.     i_state = dirps();
  1345.     hp->rcvbuf = alloc_mbuf(hp->bufsiz+sizeof(struct phdr));
  1346.     restore(i_state);
  1347.     if(hp->rcvbuf == NULLBUF){
  1348.         /* No memory, abort receiver */
  1349.         tprintf("PI: No memory available for receive buffers\n");
  1350.         /* Restore original interrupt vector */
  1351.         setirq(Pi[dev].vec,Pi[dev].oldvec);
  1352.         pinbr--;
  1353.         return -1;
  1354.     }
  1355.     hp->rcvbuf->data += sizeof(struct phdr);
  1356.     hp->rcvbuf->cnt = 0;
  1357.     hp->sndq = NULLBUF;
  1358.  
  1359.     /* Get a buffer for tx which does not cross a dma boundary */
  1360.     /* buffer is allocated with ints off */
  1361.     i_state = dirps();
  1362.     bp = alloc_mbuf(hp->bufsiz);
  1363.     if(bp != NULLBUF)
  1364.         hp->txdmabuf = bp->data;
  1365.     else
  1366.         hp->txdmabuf = NULLCHAR;
  1367.     restore(i_state);
  1368.     if(!hp->txdmabuf)
  1369.         tprintf("PI: No memory available for transmit buffer");
  1370.  
  1371.     scc_init(hp);
  1372.     /* master interrupt enable */
  1373.     xwrite_scc(hp,CTL+hp->base,R9,MIE|NV);
  1374.  
  1375.     /* Enable interrupt */
  1376.     maskon(Pi[dev].vec);
  1377.  
  1378.     if_pca->txproc = newproc("pi tx",512,if_tx,0,if_pca,NULL,0);
  1379.     if_pcb->txproc = newproc("pi tx",512,if_tx,0,if_pcb,NULL,0);
  1380.  
  1381.     return 0;
  1382. }
  1383.  
  1384. /* Shut down interface */
  1385. int
  1386. pi_stop(iface)
  1387. struct iface *iface;
  1388. {
  1389.     int16 dev;
  1390.     struct pichan *hp;
  1391.  
  1392.     dev = iface->dev;
  1393.     if(dev & 1) /* Because there are 2 devices per card */
  1394.         return 0;
  1395.     dev >>= 1;        /* Convert back into pi number */
  1396.     hp = &Pichan[2*dev];    /* pi0a is offset 0 */
  1397.  
  1398.     outportb(DMA_MASK, DMA_DISABLE|hp->dmachan); /* Disable DMA channel */
  1399.  
  1400.     /* Turn off interrupts */
  1401.     maskoff(Pi[dev].vec);
  1402.  
  1403.     /* Restore original interrupt vector */
  1404.     setirq(Pi[dev].vec,Pi[dev].oldvec);
  1405.  
  1406.     /* Force hardware reset */
  1407.     xwrite_scc(&Pichan[2*dev],CTL+Pi[dev].addr + CHANA,R9,FHWRES);
  1408.  
  1409.     return 0;
  1410. }
  1411.  
  1412. /* Send raw packet on pi card */
  1413. int
  1414. pi_raw(iface,bp)
  1415. struct iface *iface;
  1416. struct mbuf *bp;
  1417. {
  1418.     char i_state;
  1419.     char kickflag;
  1420.     struct pichan *hp;
  1421.  
  1422.     dump(iface,IF_TRACE_OUT,CL_AX25,bp);
  1423.     iface->rawsndcnt++;
  1424.     iface->lastsent = secclock();
  1425.  
  1426.     hp = &Pichan[iface->dev];
  1427.     kickflag = (hp->sndq == NULLBUF) & (hp->sndbuf == NULLBUF);
  1428.     enqueue(&hp->sndq,bp);
  1429.     hp->enqueued++;
  1430.     if(kickflag){
  1431.         /* simulate interrupt to xmit */
  1432.         switch(hp->base & 2){
  1433.         case 2:
  1434.             a_txint(hp);        /* process interrupt */
  1435.             break;
  1436.         case 0:
  1437.             i_state = dirps();
  1438.             if(hp->tstate == IDLE)
  1439.                 b_txint(hp);
  1440.             restore(i_state);
  1441.             break;
  1442.         }
  1443.     }
  1444.     return 0;
  1445. }
  1446.  
  1447. /* display PI Channel stats */
  1448. int
  1449. dopistat()
  1450. {
  1451.     struct pichan *hp;
  1452.     int i;
  1453.  
  1454.     tprintf("PI Board Statistics:\n\n");
  1455.     tprintf("Base Addr  Rxints  Txints  Exints  TxFrms  RxFrms  Crcerr  RxOvrs  TxUndr \n");
  1456.     tprintf("---------  ------  ------  ------  ------  ------  ------  ------  ------ \n");
  1457.     for(i=0; i<pinbr*2; i++){
  1458.         hp = &Pichan[i];
  1459.  
  1460.         tprintf("0x%03x    % 8lu% 8lu% 8lu% 8u% 8u% 8u% 8u% 8u\nRcv State=%s ",
  1461.          hp->base, hp->rxints, hp->txints, hp->exints, hp->enqueued,
  1462.          hp->rxframes, hp->crcerr, hp->rovers, hp->tunders,
  1463.          hp->rstate==0 ?
  1464.           "IDLE" : hp->rstate==1 ?
  1465.            "ACTIVE" : hp->rstate==2 ?
  1466.             "RXERROR" : hp->rstate==3 ?
  1467.              "RXABORT":"TOOBIG"
  1468.         );
  1469.  
  1470.         tprintf("Tstate = %s\n",
  1471.          hp->tstate == 0 ?
  1472.           "IDLE" : hp->tstate == 1 ?
  1473.            "ACTIVE" : hp->tstate == 2 ?
  1474.             "UNDERRUN" : hp->tstate == 3 ?
  1475.              "FLAGOUT" : hp->tstate == 4 ?
  1476.               "DEFER" : hp->tstate == 5 ?
  1477.                "TXDELAY" : "CRCOUT"
  1478.         );
  1479.     }
  1480.     return 0;
  1481. }
  1482.  
  1483. /* Subroutine to set kiss params in channel tables */
  1484. int32
  1485. pi_ctl(iface,cmd,set,val)
  1486. struct iface *iface;
  1487. int cmd;
  1488. int set;
  1489. int32 val;
  1490. {
  1491.     struct pichan *hp;
  1492.     int32 t,ca;
  1493.  
  1494.     hp = &Pichan[iface->dev]; /* point to channel table */
  1495.     switch(cmd){
  1496.     case PARAM_TXDELAY:
  1497.         if(set)
  1498.             hp->txdelay = val;
  1499.         return hp->txdelay;
  1500.     case PARAM_PERSIST:
  1501.         if(set)
  1502.             hp->persist = val;
  1503.         return uchar(hp->persist);
  1504.     case PARAM_SLOTTIME:
  1505.         if(set)
  1506.             hp->slotime = val;
  1507.         return hp->slotime;
  1508.     case PARAM_TXTAIL:
  1509.         if(set)
  1510.             hp->squeldelay = val;
  1511.         return hp->squeldelay;
  1512.     case PARAM_MUTE:
  1513.         if(set){
  1514.             if(val == -1){
  1515.                 /* Special case for duration of a CTS */
  1516.                 val = hp->txdelay + 500;
  1517.             }
  1518.             hp->deftime = msclock() + val;
  1519.         }
  1520.         t = msclock();
  1521.         ca = hp->deftime - t;
  1522.         if(ca < 0){
  1523.             hp->deftime = t;
  1524.             ca = 0;
  1525.         }
  1526.         return ca;
  1527.     }
  1528.     return -1;
  1529. }
  1530.