home *** CD-ROM | disk | FTP | other *** search
/ HAM Radio 3 / hamradioversion3.0examsandprograms1992.iso / misc / 9q920411 / drsi.c < prev    next >
C/C++ Source or Header  |  1992-04-03  |  31KB  |  1,100 lines
  1. /*
  2.  * Version with Stopwatches
  3.  *
  4.  * 0 - Not used
  5.  * 1 - rx_fsm run time
  6.  * 2 - drtx_active run time (per character tx time)
  7.  * 
  8.  * Interface driver for the DRSI board for KA9Q's TCP/IP on an IBM-PC ONLY!
  9.  *
  10.  * Derived from a driver written by Art Goldman, WA3CVG
  11.  * (c) Copyright 1987 All Rights Reserved
  12.  * Permission for non-commercial use is hereby granted provided this notice
  13.  * is retained.  For info call: (301) 997-3838.
  14.  *
  15.  * Heavily re-written from the original,  a driver for the EAGLE board into
  16.  * a driver for the DRSI PC* Packet adpator. Copyright as original, all
  17.  * amendments likewise providing credit given and notice retained.
  18.  * Stu Phillips - N6TTO, W6/G8HQA (yes Virginia,  really !).
  19.  * For info call: (408) 285-4142
  20.  *
  21.  * This driver supports 1 (one) DRSI board.
  22.  * 
  23.  * Reformatted and added ANSI-style declarations, integrated into NOS
  24.  * by KA9Q, 10/14/89
  25.  *
  26.  * Latest set of defect fixes added 1/2/90 by N6TTO
  27.  * 1. Made P-PERSIST work properly
  28.  * 2. Fixed UNDERRUN bug when in DEFER state
  29.  * 3. Tx now defers correctly when DCD is high (!)
  30.  *
  31.  * Changed 3/4/90 by N6TTO
  32.  * Changed method of enabling the IRQ to the 8259 to call maskon()
  33.  * instead of clrbit(); change made to allow interrupts > 8 to work
  34.  * on an AT.
  35.  *
  36.  * Changed 11/14/90 by N6TTO
  37.  * Fixed incompatiblity between current NOS memory allocation scheme
  38.  * and changes made to speed up drsi transmit state machine.
  39.  *
  40.  */
  41.  
  42. #include <stdio.h>
  43. #include <dos.h>
  44. #include <time.h>
  45. #include "global.h"
  46. #include "mbuf.h"
  47. #include "iface.h"
  48. #include "pktdrvr.h"
  49. #include "netuser.h"
  50. #include "drsi.h"
  51. #include "ax25.h"
  52. #include "trace.h"
  53. #include "pc.h"
  54. #include "8530.h"
  55. #include "devparam.h"
  56.  
  57. static int32 dr_ctl __ARGS((struct iface *iface,int cmd,int set,int32 val));
  58. static int dr_raw __ARGS((struct iface *iface,struct mbuf *bp));
  59. static int dr_stop __ARGS((struct iface *iface));
  60. static void dr_wake __ARGS((struct drchan *hp,int rx_or_tx,
  61.     void (*routine) __ARGS((struct drchan *)),int ticks));
  62. static int drchanparam __ARGS((struct drchan *hp));
  63. static void drexint __ARGS((struct drchan *hp));
  64. static void drinitctc __ARGS((unsigned port));
  65. static void drrx_active __ARGS((struct drchan *hp));
  66. static void drrx_enable __ARGS((struct drchan *hp));
  67. static void drtx_active __ARGS((struct drchan *hp));
  68. static void drtx_defer __ARGS((struct drchan *hp));
  69. static void drtx_downtx __ARGS((struct drchan *hp));
  70. static void drtx_flagout __ARGS((struct drchan *hp));
  71. static void drtx_idle __ARGS((struct drchan *hp));
  72. static void drtx_rrts __ARGS((struct drchan *hp));
  73. static void drtx_tfirst __ARGS((struct drchan *hp));
  74. static char read_ctc __ARGS((unsigned port,unsigned reg));
  75. static void rx_fsm __ARGS((struct drchan *hp));
  76. static void tx_fsm __ARGS((struct drchan *hp));
  77. static void write_ctc __ARGS((unsigned port,unsigned reg,unsigned val));
  78.  
  79. struct DRTAB Drsi[DRMAX];    /* Device table - one entry per card */
  80. INTERRUPT (*Drhandle[]) __ARGS((void)) = { dr0vec };  /* handler interrupt vector table */
  81. struct drchan Drchan[2*DRMAX];     /* channel table - 2 entries per card */
  82. int16 Drnbr;
  83.  
  84. /* Set specified routine to be 'woken' up after specified number
  85.  * of ticks (allows CPU to be freed up and reminders posted);
  86.  */
  87. static void
  88. dr_wake(hp, rx_or_tx, routine, ticks)
  89. struct drchan *hp;
  90. int rx_or_tx;
  91. void (*routine) __ARGS((struct drchan *));
  92. int ticks;
  93. {
  94.     hp->w[rx_or_tx].wcall = routine;
  95.     hp->w[rx_or_tx].wakecnt = ticks;
  96. }
  97.  
  98. /* Master interrupt handler.  One interrupt at a time is handled.
  99.  * here. Service routines are called from here.
  100.  */
  101. INTERRUPT (far *(drint)(dev))()
  102. int dev;
  103. {
  104.     register char st;
  105.     register int16 pcbase, i;
  106.     struct drchan *hpa,*hpb;
  107.     struct DRTAB *dp;
  108.  
  109.     dp = &Drsi[dev];
  110.     dp->ints++;
  111.     pcbase = dp->addr;
  112.     hpa = &Drchan[2 * dev];
  113.     hpb = &Drchan[(2 * dev)+1];
  114.  
  115. yuk:
  116.     /* Check CTC for timer interrupt */
  117.     st = read_ctc(pcbase, Z8536_CSR3);
  118.     if(st & Z_IP){
  119.         /* Reset interrupt pending */
  120.         write_ctc(pcbase, Z8536_CSR3, Z_CIP|Z_GCB);
  121.         for(i=0;i<=1;i++){
  122.             if(hpa->w[i].wakecnt){
  123.                 if(--hpa->w[i].wakecnt == 0){
  124.                     (hpa->w[i].wcall)(hpa);
  125.                 }
  126.             }
  127.             if(hpb->w[i].wakecnt){
  128.                 if(--hpb->w[i].wakecnt == 0){
  129.                     (hpb->w[i].wcall)(hpb);
  130.                 }
  131.             }
  132.         }
  133.     }
  134.     /* Check the SIO for interrupts */
  135.  
  136.     /* Read interrupt status register from channel A */
  137.     while((st = read_scc(pcbase+CHANA+CTL,R3)) != 0){
  138.         /* Use IFs to process ALL interrupts pending
  139.          * because we need to check all interrupt conditions
  140.          */
  141.         if(st & CHARxIP){
  142.             /* Channel A Rcv Interrupt Pending */
  143.             rx_fsm(hpa);
  144.         }
  145.         if(st & CHBRxIP){
  146.             /* Channel B Rcv Interrupt Pending */
  147.             rx_fsm(hpb);
  148.         }
  149.         if(st & CHATxIP){
  150.             /* Channel A Transmit Int Pending */
  151.             tx_fsm(hpa);
  152.         }
  153.         if(st & CHBTxIP){
  154.             /* Channel B Transmit Int Pending */
  155.             tx_fsm(hpb);
  156.         }
  157.         if(st & CHAEXT){
  158.             /* Channel A External Status Int */
  159.             drexint(hpa);
  160.         }
  161.         if(st & CHBEXT){
  162.             /* Channel B External Status Int */
  163.             drexint(hpb);
  164.         }
  165.         /* Reset highest interrupt under service */
  166.         write_scc(hpa->base+CTL,R0,RES_H_IUS);
  167.  
  168.     } /* End of while loop on int processing */
  169.     if(read_ctc(pcbase, Z8536_CSR3) & Z_IP)
  170.         goto yuk;
  171.     return dp->chain ? dp->oldvec : NULL;
  172. }
  173.  
  174.  
  175. /* DRSI SIO External/Status interrupts
  176.  * This can be caused by a receiver abort, or a Tx UNDERRUN/EOM.
  177.  * Receiver automatically goes to Hunt on an abort.
  178.  *
  179.  * If the Tx Underrun interrupt hits, change state and
  180.  * issue a reset command for it, and return.
  181.  */
  182. static void
  183. drexint(hp)
  184. register struct drchan *hp;
  185. {
  186.     register int base = hp->base;
  187.     char st, i_state;
  188.  
  189.     i_state = dirps();     /* disable interrupts */
  190.     hp->exints++;
  191.  
  192.     st = read_scc(base+CTL,R0);     /* Fetch status */
  193.  
  194.     /* Check for Tx UNDERRUN/EOM - only in Transmit Mode */
  195.         /* Note that the TxEOM bit remains set once we go    */
  196.     /* back to receive.  The following qualifications    */
  197.     /* are necessary to prevent an aborted frame causing */
  198.     /* a queued transmit frame to be tossed when in      */
  199.     /* DEFER state on transmit.                 */
  200.     if((hp->tstate != DEFER) && (hp->rstate==0) && (st & TxEOM)){
  201.         if(hp->tstate != UNDERRUN){
  202.             /* This is an unexpected underrun.  Discard the current
  203.              * frame (there's no way to rewind),  kill the transmitter
  204.              * and return to receive with a wakeup posted to get the
  205.              * next (if any) frame.  Any recovery will have to be done
  206.              * by higher level protocols (yuk).
  207.              */
  208.             write_scc(base, R5, Tx8|DTR);    /* Tx off now */
  209.             write_scc(base, R1, 0);        /* Prevent ext.status int */
  210.             write_scc(base, R0, RES_Tx_P);  /* Reset Tx int pending */
  211.             write_scc(base, R0, ERR_RES);
  212.             write_scc(base, R0, RES_EOM_L); /* Reset underrun latch */
  213.             free_p(hp->sndbuf);
  214.             hp->tstate = IDLE;
  215.             hp->tx_state = drtx_idle;
  216.             dr_wake(hp, TX, tx_fsm, hp->slotime);
  217.             hp->rstate = ENABLE;
  218.             hp->rx_state = drrx_enable;
  219.             drrx_enable(hp);
  220.         }
  221.     }
  222.     /* Receive Mode only
  223.      * This triggers when hunt mode is entered, & since an ABORT
  224.      * automatically enters hunt mode, we use that to clean up
  225.      * any waiting garbage
  226.      */
  227.     if((hp->rstate != IDLE) && (st & BRK_ABRT)){
  228.         if(hp->rcvbuf != NULLBUF){
  229.             hp->rcp = hp->rcvbuf->data;
  230.             hp->rcvbuf->cnt = 0;
  231.         }
  232.         while(read_scc(base,R0) & Rx_CH_AV)
  233.             (void) inportb(base+DATA);
  234.         hp->aborts++;
  235.         hp->rstate = ACTIVE;
  236.         write_scc(base, R0, ERR_RES);
  237.     }
  238.     /* reset external status latch */
  239.     write_scc(base,R0,RES_EXT_INT);
  240.     restore(i_state);
  241. }
  242.  
  243. /* Receive Finite State Machine - dispatcher */
  244. static void
  245. rx_fsm(hp)
  246. struct drchan *hp;
  247. {
  248.     char i_state = dirps();
  249.  
  250.     hp->rxints++;
  251.     (*hp->rx_state)(hp);
  252.     restore(i_state);
  253. }
  254.  
  255. /* drrx_enable
  256.  * Receive ENABLE state processor
  257.  */
  258. static void
  259. drrx_enable(hp)
  260. struct drchan *hp;
  261. {
  262.     register int16 base = hp->base;
  263.  
  264.     write_scc(base, R1, INT_ALL_Rx|EXT_INT_ENAB);
  265.     write_scc(base, R15, BRKIE);    /* Allow ABORT Int */
  266.     write_scc(base, R14, BRSRC|BRENABL|SEARCH);
  267.     /* Turn on rx and enter hunt mode */
  268.     write_scc(base, R3, ENT_HM|RxENABLE|RxCRC_ENAB|Rx8);
  269.  
  270.     if(hp->rcvbuf != NULLBUF){
  271.         hp->rcvbuf->cnt = 0;
  272.         hp->rcp = hp->rcvbuf->data;
  273.     }
  274.     hp->rstate = ACTIVE;
  275.     hp->rx_state = drrx_active;
  276. }
  277.  
  278. /* drrx_active
  279.  * Receive ACTIVE state processor
  280.  */
  281. static void
  282. drrx_active(hp)
  283. struct drchan *hp;
  284. {
  285.     register int16 base = hp->base;
  286.     unsigned char rse,st;
  287.     struct mbuf *bp;
  288.  
  289.     /* Allocate a receive buffer if not already present */
  290.     if(hp->rcvbuf == NULLBUF){
  291.         bp = hp->rcvbuf = alloc_mbuf(hp->bufsiz);
  292.         if(bp == NULLBUF){
  293.             /* No buffer - abort the receiver */
  294.             write_scc(base, R3, ENT_HM|RxENABLE|RxCRC_ENAB|Rx8);
  295.             /* Clear character from rx buffer in SIO */
  296.             (void) inportb(base+DATA);
  297.             return;
  298.         }
  299.         hp->rcvbuf->cnt = 0; 
  300.         hp->rcp = hp->rcvbuf->data;
  301.     }
  302.  
  303.     st = read_scc(base, R0); /* get interrupt status from R0 */
  304.     rse = read_scc(base,R1); /* get special status from R1 */
  305.  
  306.     if(st & Rx_CH_AV){
  307.         /* there is a char to be stored
  308.          * read special condition bits before reading the data char
  309.          * (already read above)
  310.          */
  311.         if(rse & Rx_OVR){
  312.             /* Rx overrun - toss buffer */
  313.             hp->rcp = hp->rcvbuf->data;    /* reset buffer pointers */
  314.             hp->rcvbuf->cnt = 0;
  315.             hp->rstate = RXERROR;    /* set error flag */
  316.             hp->rovers++;        /* count overruns */
  317.         } else if(hp->rcvbuf->cnt >= hp->bufsiz){
  318.             /* Too large -- toss buffer */
  319.             hp->toobig++;
  320.             hp->rcp = hp->rcvbuf->data;    /* reset buffer pointers */
  321.             hp->rcvbuf->cnt = 0;
  322.             hp->rstate = TOOBIG;    /* when set, chars are not stored */
  323.         }
  324.         /* ok, we can store the received character now */
  325.         if((hp->rstate == ACTIVE) && ((st & BRK_ABRT) == 0)){
  326.             *hp->rcp++ = inportb(base+DATA); /* char to rcv buff */
  327.             hp->rcvbuf->cnt++;         /* bump count */
  328.         } else {
  329.             /* got to empty FIFO */
  330.             (void) inportb(base+DATA);
  331.             hp->rcp = hp->rcvbuf->data;    /* reset buffer pointers */
  332.             hp->rcvbuf->cnt = 0;
  333.             hp->rstate = RXABORT;
  334.             write_scc(base,R0,ERR_RES);    /* reset err latch */
  335.         }
  336.     }
  337.     /* The End of Frame bit is ALWAYS associated with a character,
  338.      * usually, it is the last CRC char.  Only when EOF is true can
  339.      * we look at the CRC byte to see if we have a valid frame
  340.      */
  341.     if(rse & END_FR){
  342.         hp->rxframes++;
  343.         /* END OF FRAME -- Make sure Rx was active */
  344.         if(hp->rcvbuf->cnt > 0){    /* any data to store */
  345.             /* looks like a frame was received
  346.              * now is the only time we can check for CRC error
  347.              */
  348.             if((rse & CRC_ERR) || (hp->rstate > ACTIVE) ||
  349.              (hp->rcvbuf->cnt < 10) || (st & BRK_ABRT)){
  350.                 /* error occurred; toss frame */
  351.                 if(rse & CRC_ERR)
  352.                     hp->crcerr++;    /* count CRC errs */
  353.                 hp->rcp = hp->rcvbuf->data;
  354.                 hp->rcvbuf->cnt = 0;
  355.                 hp->rstate = ACTIVE;   /* Clear error state */
  356.             } else {
  357.                 /* Here we have a valid frame */
  358.                 hp->rcvbuf->cnt -= 2;    /* chuck FCS bytes */
  359.                     /* queue it in */
  360.                 net_route(hp->iface,CL_AX25,hp->rcvbuf);
  361.                 hp->enqueued++;
  362.                 /* packet queued - reset buffer pointer */
  363.                 hp->rcvbuf = NULLBUF;
  364.             } /* end good frame queued */
  365.         }  /* end check for active receive upon EOF */
  366.     }
  367. }
  368.  
  369. /*
  370.  * TX finite state machine - dispatcher
  371.  */
  372. static void
  373. tx_fsm(hp)
  374. struct drchan *hp;
  375. {
  376.     char i_state = dirps();
  377.     if(hp->tstate != DEFER && hp->tstate)
  378.         hp->txints++;
  379.     (*hp->tx_state)(hp);
  380.     restore(i_state);
  381. }
  382.  
  383. /* drtx_idle
  384.  * Transmit IDLE transmit state processor
  385.  */
  386. static void
  387. drtx_idle(hp)
  388. struct drchan *hp;
  389. {
  390.     register int16 base;
  391.  
  392.     /* Tx idle - is there a frame to transmit ? */
  393.     if((hp->sndbuf = dequeue(&hp->sndq)) == NULLBUF){
  394.         /* Nothing to send - return to receive mode
  395.          * Turn Tx off - any trailing flag should have been sent
  396.          * by now
  397.          */
  398. #ifdef DRSIDEBUG
  399.         printf("Nothing to TX\n");
  400. #endif
  401.         base = hp->base;
  402.         write_scc(base, R5, Tx8|DTR);   /* Tx off now */
  403.         write_scc(base, R0, ERR_RES);    /* Reset error bits */
  404.  
  405.         /* Delay for squelch tail before enabling receiver */
  406.         hp->rstate = ENABLE;
  407.         hp->rx_state = drrx_enable;
  408.         dr_wake(hp, RX, rx_fsm, hp->squeldelay);
  409.     } else {
  410.         /* Frame to transmit */
  411.         hp->tstate = DEFER;
  412.         hp->tx_state = drtx_defer;
  413.         drtx_defer(hp);
  414.     }
  415. }
  416.  
  417. /* drtx_defer
  418.  * Transmit DEFER state processor
  419.  */
  420. static void
  421. drtx_defer(hp)
  422. struct drchan *hp;
  423. {
  424.     register int16 base = hp->base;
  425.  
  426.     /* We may have defered a previous tx attempt - in any event...
  427.      * Check DCD in case someone is already transmitting
  428.      * then check to see if we should defer due to P-PERSIST.
  429.      */
  430.  
  431. #ifdef DRSIDEBUG
  432.     printf("drtx_defer - checking for DCD\n");
  433. #endif
  434.     if((read_scc(base+CTL, R0) & DCD) > 0){
  435.         /* Carrier detected - defer */
  436.         hp->txdefers++;
  437.         dr_wake(hp, TX, tx_fsm, 10);    /* Defer for 100 mS */
  438. #ifdef DRSIDEBUG
  439.         printf("drtx_defer - TX deferred\n");
  440. #endif
  441.         return;
  442.     }
  443.  
  444. #ifdef DRSIDEBUG
  445.     printf("drtx_defer - checking for P-PERSIST backoff\n");
  446. #endif
  447.     /* P-PERSIST is checked against channel 3 of the 8536 which is
  448.      * the free running counter for the 10 mS tick; The counter
  449.      * goes through 0x6000 ticks per 10 mS or one tick every
  450.      * 407 nS - this is pretty random compared to the DOS time of
  451.      * day clock (0x40:0x6C) used by the other (EAGLE) drivers.
  452.      */
  453.         if (hp->persist <= read_ctc(base,Z8536_CC3LSB)) {
  454. #ifdef DRSIDEBUG
  455.         printf("drtx_defer - BACKOFF\n");
  456. #endif
  457.         hp->txppersist++;
  458.         dr_wake (hp, TX, tx_fsm, hp->slotime);
  459.         return;
  460.     }
  461.     /* No backoff - set RTS and start to transmit frame */
  462.     write_scc(base, R1, 0);        /* Prevent external status int */
  463.     write_scc(base, R3, Rx8);    /* Turn Rx off */
  464.     hp->rstate = IDLE;        /* Mark Rx as idle */
  465.     hp->tstate = RRTS;
  466.     hp->tx_state = drtx_rrts;
  467. #ifdef DRSIDEBUG
  468.     printf("drtx_defer - wake posted for drtx_rrts\n");
  469. #endif
  470.     write_scc(base, R9, 0);        /* Interrupts off */
  471.     write_scc(base,R5,RTS|Tx8|DTR);    /* Turn tx on */
  472.     dr_wake(hp, TX, tx_fsm, 10);
  473. }
  474.  
  475. /* drtx_rrts
  476.  * Transmit RRTS state processor
  477.  */
  478. static void
  479. drtx_rrts(hp)
  480. struct drchan *hp;
  481. {
  482.     register int16 base = hp->base;
  483.  
  484.     write_scc(base, R9, 0);    /* Interrupts off */
  485.     write_scc(base,R5,TxCRC_ENAB|RTS|TxENAB|Tx8|DTR);    /* Tx now on */
  486.     hp->tstate = TFIRST;
  487.     hp->tx_state = drtx_tfirst;
  488. #ifdef DRSIDEBUG
  489.     printf("8530 Int status %x\n", read_scc(base+CHANA,R3) & 0xff); 
  490.     printf("drtx_rrts - Wake posted for TXDELAY\n");
  491. #endif
  492.     dr_wake(hp, TX, tx_fsm, hp->txdelay);
  493. }
  494.     
  495. /* drtx_tfirst
  496.  * Transmit TFIRST state processor
  497.  */
  498. static void
  499. drtx_tfirst(hp)
  500. struct drchan *hp;
  501. {
  502.     register int16 base = hp->base;
  503.     char c;
  504.     
  505.     /* Copy data to a local buffer to save on mbuf overheads
  506.      * during transmit interrupt time.
  507.      */
  508.     hp->drtx_cnt = len_p(hp->sndbuf);
  509.     hp->drtx_tcp = hp->drtx_buffer;
  510.     
  511.     pullup(&hp->sndbuf, hp->drtx_tcp, hp->drtx_cnt);
  512.     
  513.     /* Transmit the first character in the buffer */
  514.     c = *hp->drtx_tcp++;
  515.     hp->drtx_cnt--;
  516.  
  517.     write_scc(base, R0, RES_Tx_CRC);    /* Reset CRC */
  518.     write_scc(base, R0, RES_EOM_L);        /* Reset underrun latch */
  519.     outportb(base+DATA, c);            /* Output first character */
  520.     write_scc(base, R15, TxUIE);        /* Allow underrun ints only */
  521.     write_scc(base, R1, TxINT_ENAB|EXT_INT_ENAB); /* Tx/Ext status ints on */
  522.     write_scc(base, R9, MIE|NV);        /* master enable */
  523.     hp->tstate = ACTIVE;
  524.     hp->tx_state = drtx_active;
  525. }
  526.  
  527. /* drtx_active
  528.  * Transmit ACTIVE state processor
  529.  */
  530. static void
  531. drtx_active(hp)
  532. struct drchan *hp;
  533. {
  534.     if(hp->drtx_cnt-- > 0){
  535.         /* Send next character */
  536.         outportb(hp->base+DATA, *hp->drtx_tcp++);
  537.     } else {
  538.         /* No more to send - wait for underrun to hit */
  539.         hp->tstate = UNDERRUN;
  540.         hp->tx_state = drtx_flagout;
  541.         free_p(hp->sndbuf);
  542.         write_scc(hp->base, R0, RES_EOM_L);  /* Send CRC on underrun */
  543.         write_scc(hp->base, R0, RES_Tx_P);   /* Reset Tx Int pending */
  544.     }
  545. }
  546.  
  547. /* drtx_flagout
  548.  * Transmit FLAGOUT state processor
  549.  */
  550. static void
  551. drtx_flagout(hp)
  552. struct drchan *hp;
  553. {
  554.     /* Arrive here after CRC sent and Tx interrupt fires.
  555.      * Post a wake for ENDDELAY
  556.      */
  557.  
  558.     hp->tstate = UNDERRUN;
  559.     hp->tx_state = drtx_downtx;
  560.     write_scc(hp->base, R9, 0);
  561.     write_scc(hp->base, R0,  RES_Tx_P);
  562.     dr_wake(hp, TX, tx_fsm, hp->enddelay);
  563. }
  564.  
  565. /* drtx_downtx
  566.  * Transmit DOWNTX state processor
  567.  */
  568. static void
  569. drtx_downtx(hp)
  570. struct drchan *hp;
  571. {
  572.     register int base = hp->base;
  573.  
  574.     /* See if theres anything left to send - if there is,  send it ! */
  575.     if((hp->sndbuf = dequeue(&hp->sndq)) == NULLBUF){
  576.         /* Nothing left to send - return to receive */
  577.         write_scc(base, R5, Tx8|DTR);   /* Tx off now */
  578.         write_scc(base, R0, ERR_RES);   /* Reset error bits */
  579.         hp->tstate = IDLE;
  580.         hp->tx_state = drtx_idle;
  581.         hp->rstate = ENABLE;
  582.         hp->rx_state = drrx_enable;
  583.         drrx_enable(hp);
  584.     } else
  585.         drtx_tfirst(hp);
  586.  
  587. }
  588.     
  589. /* Write CTC register */
  590. static void
  591. write_ctc(port, reg, val)
  592. unsigned port,reg,val;
  593. {
  594.     char i_state;
  595.     int16 base = port;
  596.     
  597.     i_state = dirps();
  598.     /* Select register */
  599.     outportb(base+Z8536_MASTER,(char)reg);
  600.     outportb(base+Z8536_MASTER,(char)val);
  601.     restore(i_state);
  602. }
  603.  
  604. /* Read CTC register */
  605. static char
  606. read_ctc(port, reg)
  607. unsigned port, reg;
  608. {
  609.     char c,i_state;
  610.     int16 i,base = port;
  611.     
  612.     i_state = dirps();
  613.     /* Select register */
  614.         outportb(base+Z8536_MASTER,(char)(reg&0xFF));
  615.     /* Delay for a short time to allow 8536 to settle */
  616.     for(i=0;i<100;i++);
  617.     c = inportb(base+Z8536_MASTER);
  618.     restore(i_state);
  619.     return(c&0xFF);
  620. }
  621.  
  622. /* Initialize dr controller parameters */
  623. static int
  624. drchanparam(hp)
  625. register struct drchan *hp;
  626. {
  627.     int16 tc;
  628.     long br;
  629.     char i_state;
  630.     register int16 base;
  631.  
  632.     /* Initialize 8530 channel for SDLC operation */
  633.     base = hp->base;
  634.     i_state = dirps();
  635.  
  636.     switch(base & 2){
  637.     case 2:
  638.         write_scc(base,R9,CHRA);    /* Reset channel A */
  639.         break;
  640.     case 0:
  641.         write_scc(base,R9,CHRB);    /* Reset channel B */
  642.         break;
  643.     }
  644.     /* Deselect all Rx and Tx interrupts */
  645.     write_scc(base,R1,0);
  646.  
  647.     /* Turn off external interrupts (like CTS/CD) */
  648.     write_scc(base,R15,0);
  649.  
  650.     /* X1 clock, SDLC mode */
  651.     write_scc(base,R4,SDLC|X1CLK);     /* SDLC mode and X1 clock */
  652.  
  653.     /* Now some misc Tx/Rx parameters */
  654.     /* CRC PRESET 1, NRZI Mode */
  655.     write_scc(base,R10,CRCPS|NRZI);
  656.  
  657.     /* Set up BRG and DPLL multiplexers */
  658.     /* Tx Clk from RTxC. Rcv Clk from DPLL, TRxC pin outputs BRG */
  659.     write_scc(base,R11,RCDPLL|TCRTxCP|TRxCOI|TRxCBR);
  660.  
  661.     /* Null out SDLC start address */
  662.     write_scc(base,R6,0);
  663.  
  664.     /* SDLC flag */
  665.     write_scc(base,R7,FLAG);
  666.  
  667.     /* Set up the Transmitter but don't enable it */
  668.     /*  DTR, 8 bit TX chars only - TX NOT ENABLED */
  669.     write_scc(base,R5,Tx8|DTR);
  670.  
  671.     /* Receiver - initial setup only - more later */
  672.     write_scc(base,R3,Rx8);         /* 8 bits/char */
  673.  
  674.     /* Setting up BRG now - turn it off first */
  675.     write_scc(base,R14,BRSRC);     /* BRG off, but keep Pclk source */
  676.  
  677.     /* set the 32x time constant for the BRG */
  678.  
  679.     br = hp->speed;            /* get desired speed */
  680.     tc = ((XTAL/32)/br)-2;        /* calc 32X BRG divisor */
  681.  
  682.     write_scc(base,R12,tc&0xFF);      /* lower byte */
  683.     write_scc(base,R13,(tc>>8)&0xFF); /* upper bite */
  684.  
  685.     /* Time to set up clock control register for RECEIVE mode
  686.      * DRSI has xtal osc going to pclk at 4.9152 Mhz
  687.      * The BRG is sourced from that, and set to 32x clock
  688.      * The DPLL is sourced from the BRG.  BRG is fed to the TRxC pin
  689.      * Transmit clock is provided by the BRG externally divided by
  690.      * 32 in the CTC counter 1 and 2.
  691.      * Receive clock is from the DPLL
  692.      */
  693.  
  694.     /* Following subroutine sets up and ENABLES the receiver */
  695.     drrx_enable(hp);
  696.     
  697.     /* DPLL from BRG, BRG source is PCLK */
  698.     write_scc(hp->base,R14,BRSRC|SSBR);
  699.     /* SEARCH mode, keep BRG source */
  700.     write_scc(hp->base,R14,BRSRC|SEARCH);
  701.     /* Enable the BRG */
  702.     write_scc(hp->base,R14,BRSRC|BRENABL);
  703.  
  704.     /* enable the receive interrupts */
  705.  
  706.     write_scc(hp->base,R1,(INT_ALL_Rx|EXT_INT_ENAB));
  707.     write_scc(hp->base,R15,BRKIE);    /* ABORT int */
  708.     write_scc(hp->base,R9,MIE|NV);    /* master enable */
  709.  
  710.  
  711.     /* Now, turn on the receiver and hunt for a flag */
  712.     write_scc(hp->base,R3,RxENABLE|RxCRC_ENAB|Rx8);
  713.  
  714.     restore(i_state);
  715.     return 0;
  716. }
  717.  
  718. /*
  719.  * Initialize the CTC (8536)
  720.  * Only the counter/timers are used - the IO ports are un-comitted.
  721.  * Channels 1 and 2 are linked to provide a /32 counter to convert
  722.  * the SIO BRG to a real clock for Transmit clocking.
  723.  * CTC 3 is left free running on a 10 mS period.  It is always polled
  724.  * and therefore all interrupts from the chip are disabled.
  725.  *
  726.  * Updated 02/16/89 by N6TTO
  727.  * Changed to support the use of the second channel on the 8530.
  728.  * Added so that the driver works on the DRSI type 2 PC Adaptor
  729.  * which has 2 1200 bps modems.
  730.  *
  731.  */
  732. static void
  733. drinitctc(port)
  734. unsigned port;
  735. {
  736.     long i;
  737.  
  738.     /* Initialize 8536 CTC */
  739.  
  740.     /* Initialize 8536 */
  741.     /* Start by forcing chip into known state */
  742.     (void) read_ctc(port, Z8536_MICR);
  743.  
  744.     write_ctc(port, Z8536_MICR, 0x01);    /* Reset the CTC */
  745.     for(i=0;i < 1000L; i++)        /* Loop to delay */
  746.         ;
  747.     write_ctc(port, Z8536_MICR, 0x00);    /* Clear reset and start init seq. */
  748.  
  749.     /* Wait for chip to come ready */
  750.     while((read_ctc(port, Z8536_MICR)) != (char) 0x02)
  751.         ;
  752.  
  753.     write_ctc(port, Z8536_MICR, 0xa6);    /* MIE|NV|CT_VIS|RJA */
  754.     write_ctc(port, Z8536_MCCR, 0xf4);    /* PBE|CT1E|CT2E|CT3E|PAE */
  755.  
  756.     write_ctc(port, Z8536_CTMS1, 0xe2);    /* Continuous,EOE,ECE, Pulse output */
  757.     write_ctc(port, Z8536_CTMS2, 0xe2);    /* Continuous,EOE,ECE, Pulse output */
  758.     write_ctc(port, Z8536_CTMS3, 0x80);    /* Continuous,Pulse output */
  759.     write_ctc(port, Z8536_CT1MSB, 0x00);    /* Load time constant CTC #1 */
  760.     write_ctc(port, Z8536_CT1LSB, 0x10);
  761.     write_ctc(port, Z8536_CT2MSB, 0x00);    /* Load time constant CTC #2 */
  762.     write_ctc(port, Z8536_CT2LSB, 0x10);
  763.     write_ctc(port, Z8536_CT3MSB, 0x60);    /* Load time constant CTC #3 */
  764.     write_ctc(port, Z8536_CT3LSB, 0x00);
  765.  
  766.     write_ctc(port, Z8536_IVR, 0x06);
  767.  
  768.     /* Set port direction bits in port A and B
  769.      * Data is input on bits d1 and d5, output on d0 and d4.
  770.      * The direction is set by 1 for input and 0 for output
  771.      */
  772.     write_ctc(port, Z8536_PDCA, 0x22);
  773.     write_ctc(port, Z8536_PDCB, 0x22);
  774.  
  775.     write_ctc(port, Z8536_CSR1, Z_GCB|Z_TCB);  /* Start CTC #1 running */
  776.     write_ctc(port, Z8536_CSR2, Z_GCB|Z_TCB);  /* Start CTC #2 running */
  777.     write_ctc(port, Z8536_CSR3, Z_IE|Z_GCB|Z_TCB); /* Start CTC #3 running */
  778. }
  779.  
  780. /* Attach a DRSI interface to the system
  781.  * argv[0]: hardware type, must be "drsi"
  782.  * argv[1]: I/O address, e.g., "0x300"
  783.  * argv[2]: vector, e.g., "2"
  784.  * argv[3]: mode, must be "ax25"
  785.  * argv[4]: iface label, e.g., "dr0"
  786.  * argv[5]: receiver packet buffer size in bytes
  787.  * argv[6]: maximum transmission unit, bytes
  788.  * argv[7]: iface speed for channel A
  789.  * argv[8]: iface speed for channel B (defaults to same as A if absent)
  790.  * argv[9]: First IP address, optional (defaults to Ip_addr)
  791.  * argv[10]: Second IP address, optional (defaults to Ip_addr)
  792.  */
  793. int
  794. dr_attach(argc,argv)
  795. int argc;
  796. char *argv[];
  797. {
  798.     register struct iface *if_pca,*if_pcb;
  799.     struct drchan *hp;
  800.     int dev;
  801.  
  802.     /* Quick check to make sure args are good and mycall is set */
  803.     if(strcmp(argv[3],"ax25") != 0){
  804.         printf("Mode %s unknown for interface %s\n",
  805.             argv[3],argv[4]);
  806.         return -1;
  807.     }
  808.     if(if_lookup(argv[4]) != NULLIF){
  809.         printf("Interface %s already exists\n", argv[4]);
  810.         return -1;
  811.     }    
  812.     if(Mycall[0] == '\0'){
  813.         printf("set mycall first\n");
  814.         return -1;
  815.     }
  816.     /* Note: More than one card can be supported if you give up a COM:
  817.      * port, thus freeing up an IRQ line and port address
  818.      */
  819.     if(Drnbr >= DRMAX){
  820.         printf("Only %d DRSI controller(s) supported right now!\n",DRMAX);
  821.         return -1;
  822.     }
  823.     dev = Drnbr++;
  824.  
  825.     /* Initialize hardware-level control structure */
  826.     Drsi[dev].addr = htoi(argv[1]);
  827.     Drsi[dev].vec = atoi(argv[2]);
  828.     if(strchr(argv[2],'c') != NULLCHAR)
  829.         Drsi[dev].chain = 1;
  830.     else
  831.         Drsi[dev].chain = 0;
  832.  
  833.     /* Save original interrupt vector */
  834.     Drsi[dev].oldvec = getirq(Drsi[dev].vec);
  835.  
  836.     /* Set new interrupt vector */
  837.     if(setirq(Drsi[dev].vec,Drhandle[dev]) == -1){
  838.         printf("IRQ %u out of range\n",Drsi[dev].vec);
  839.         Drnbr--;
  840.     }    
  841.     /* Initialize the CTC */
  842.     drinitctc(Drsi[dev].addr);
  843.     
  844.     /* Create iface structures and fill in details */
  845.     if_pca = (struct iface *)callocw(1,sizeof(struct iface));
  846.     if_pcb = (struct iface *)callocw(1,sizeof(struct iface));
  847.  
  848.     if_pca->addr = if_pcb->addr = Ip_addr;
  849.     if(argc > 9)
  850.         if_pca->addr = resolve(argv[9]);
  851.     if(argc > 10)
  852.         if_pcb->addr = resolve(argv[10]);
  853.     if(if_pca->addr == 0 || if_pcb->addr == 0){
  854.         tprintf(Noipaddr);
  855.         free((char *)if_pca);
  856.         free((char *)if_pcb);
  857.         return -1;
  858.     }
  859.     /* Append "a" to iface associated with A channel */
  860.     if_pca->name = mallocw((unsigned)strlen(argv[4])+2);
  861.     strcpy(if_pca->name,argv[4]);
  862.     strcat(if_pca->name,"a");
  863.  
  864.     /* Append "b" to iface associated with B channel */
  865.     if_pcb->name = mallocw((unsigned)strlen(argv[4])+2);
  866.     strcpy(if_pcb->name,argv[4]);
  867.     strcat(if_pcb->name,"b");
  868.  
  869.     if_pcb->mtu = if_pca->mtu = atoi(argv[6]);
  870.     if_pcb->type = if_pca->type = CL_AX25;
  871.     if_pcb->ioctl = if_pca->ioctl = dr_ctl;
  872.     if_pca->dev = 2*dev;            /* dr0a */
  873.     if_pcb->dev = 2*dev + 1;        /* dr0b */
  874.     if_pcb->stop = if_pca->stop = dr_stop;
  875.     if_pcb->output = if_pca->output = ax_output;
  876.     if_pcb->raw = if_pca->raw = dr_raw;
  877.  
  878.     if(strcmp(argv[3],"ax25") == 0){
  879.         /* Must be true, was checked at top */
  880.         if_pcb->send = if_pca->send = ax_send;
  881.         if(if_pcb->hwaddr == NULLCHAR)
  882.             if_pcb->hwaddr = mallocw(sizeof(Mycall));
  883.         memcpy(if_pcb->hwaddr,(char *)&Mycall,sizeof(Mycall));
  884.         if(if_pca->hwaddr == NULLCHAR)
  885.             if_pca->hwaddr = mallocw(sizeof(Mycall));
  886.         memcpy(if_pca->hwaddr,(char *)&Mycall,sizeof(Mycall));
  887.     }
  888.     /* Link em in to the iface chain */
  889.     if_pca->next = if_pcb;
  890.     if_pcb->next = Ifaces;
  891.     Ifaces = if_pca;
  892.  
  893.     /* set params in drchan table for CHANNEL B */
  894.  
  895.     hp = &Drchan[2*dev+1];                /* dr1 is offset 1 */
  896.     hp->iface = if_pcb;
  897.     hp->stata = Drsi[dev].addr + CHANA + CTL;    /* permanent status */
  898.     hp->statb = Drsi[dev].addr + CHANB + CTL;    /* addrs for CHANA/B*/
  899.     if(argc > 8){
  900.         /* Separate speed for channel B */
  901.         hp->speed = (int16)atoi(argv[8]);
  902.     } else {
  903.         /* Set speed to same as for channel A */
  904.         hp->speed = (int16)atoi(argv[7]);
  905.     }
  906.     hp->base = Drsi[dev].addr + CHANB;
  907.     hp->bufsiz = atoi(argv[5]);
  908.     hp->drtx_buffer = mallocw(if_pcb->mtu+100);
  909.     hp->tstate = IDLE;
  910.     hp->tx_state = drtx_idle;
  911.     hp->w[RX].wcall = NULL;
  912.     hp->w[RX].wakecnt = 0;
  913.     hp->w[TX].wcall = NULL;
  914.     hp->w[TX].wakecnt = 0;
  915.     /* default KISS Params */
  916.     hp->txdelay = 25;        /* 250 Ms */
  917.     hp->persist = 64;        /* 25% persistence */
  918.     hp->slotime = 10;        /* 100 Ms */
  919.     hp->squeldelay = 20;        /* 200 Ms */
  920.     hp->enddelay = 10;        /* 100 Ms */
  921.     
  922.     write_scc(hp->stata,R9,FHWRES);        /* Hardware reset */
  923.     
  924.     /* Disable interrupts with Master interrupt ctrl reg */
  925.     write_scc(hp->stata,R9,0);
  926.  
  927.     drchanparam(hp); 
  928.  
  929.     /* Initialize buffer pointers */
  930.     hp->rcvbuf = NULLBUF;
  931.     hp->rcvbuf->cnt = 0;
  932.     hp->sndq = NULLBUF;
  933.     
  934.     /* set params in drchan table for CHANNEL A */
  935.     hp = &Drchan[2*dev];            /* dr0a is offset 0 */
  936.     hp->iface = if_pca;
  937.     hp->speed = (int16)atoi(argv[7]);
  938.     hp->base = Drsi[dev].addr + CHANA;
  939.     hp->bufsiz = atoi(argv[5]);
  940.     hp->drtx_buffer = mallocw(if_pca->mtu+100);
  941.     hp->tstate = IDLE;
  942.     hp->tx_state = drtx_idle;
  943.     hp->w[RX].wcall = NULL;
  944.     hp->w[RX].wakecnt = 0;
  945.     hp->w[TX].wcall = NULL;
  946.     hp->w[TX].wakecnt = 0;
  947.     /* default KISS Params */
  948.     hp->txdelay = 30;        /* 300 Ms */
  949.     hp->persist = 64;        /* 25% persistence */
  950.     hp->slotime = 10;        /* 100 Ms */
  951.     hp->squeldelay = 20;        /* 200 Ms */
  952.     hp->enddelay = 10;        /* 100 Ms */
  953.  
  954.     drchanparam(hp);
  955.  
  956.     /* Initialize buffer pointers */
  957.     hp->rcvbuf = NULLBUF;
  958.     hp->rcvbuf->cnt = 0;
  959.     hp->sndq = NULLBUF;
  960.  
  961.     write_scc(hp->base,R9,MIE|NV);        /* master interrupt enable */
  962.  
  963.     /* Enable interrupt in 8259 interrupt controller */
  964.     maskon(Drsi[dev].vec);
  965.     
  966.     if_pca->txproc = newproc("drsi tx",512,if_tx,0,if_pca,NULL,0);
  967.     if_pcb->txproc = newproc("drsi tx",512,if_tx,0,if_pcb,NULL,0);
  968.     return 0;
  969. }
  970.  
  971. /* Shut down iface */
  972. static int
  973. dr_stop(iface)
  974. struct iface *iface;
  975. {
  976.     int16 dev;
  977.  
  978.     dev = iface->dev;
  979.     if(dev & 1)
  980.         return 0;
  981.     dev >>= 1;    /* Convert back into DRSI number */
  982.  
  983.     /* Set 8259 interrupt mask (turn off interrupts) */
  984.     maskoff(Drsi[dev].vec);
  985.  
  986.     /* Restore original interrupt vector */
  987.     setirq(Drsi[dev].vec, Drsi[dev].oldvec);
  988.     Drnbr--;
  989.     
  990.     /* Force hardware reset */
  991.     write_scc(Drsi[dev].addr + CHANA + CTL,R9,FHWRES);
  992.     /* Reset the CTC */
  993.     (void) read_ctc(Drsi[dev].addr, Z8536_MICR);
  994.     write_ctc(Drsi[dev].addr, Z8536_MICR, 0x01);
  995.     return 0;
  996. }
  997.  
  998. /* Send raw packet on DRSI card */
  999. static int
  1000. dr_raw(iface,bp)
  1001. struct iface *iface;
  1002. struct mbuf *bp;
  1003. {
  1004.     char kickflag;
  1005.     struct drchan *hp;
  1006.     char i_st = dirps();
  1007.     
  1008.     dump(iface,IF_TRACE_OUT,CL_AX25,bp);
  1009.     iface->rawsndcnt++;
  1010.     iface->lastsent = secclock();
  1011.     hp = &Drchan[iface->dev];
  1012.     kickflag = (hp->sndq == NULL) & (hp->sndbuf == NULLBUF);
  1013.     /* clever! flag=1 if something in queue */
  1014.     enqueue(&hp->sndq,bp);
  1015.  
  1016.     if(kickflag)            /* simulate interrupt to xmit */
  1017.         tx_fsm(hp);        /* process interrupt */
  1018.  
  1019.     restore(i_st);
  1020.     return 0;
  1021. }
  1022.  
  1023. /* display DRSI Channel stats */
  1024. int
  1025. dodrstat(argc,argv,p)
  1026. int argc;
  1027. char *argv[];
  1028. void *p;
  1029. {
  1030.     struct drchan *hp0, *hp1;
  1031.     int i;
  1032.  
  1033.     for(i=0; i<DRMAX; i++){
  1034.         hp0 = &Drchan[i];
  1035.         hp1 = &Drchan[i+1];
  1036.         i = Drchan[i].base;
  1037.         tprintf("DRSI Board Statistics - N6TTO 112790.0\n");
  1038.         tprintf("--------------------------------------\n");
  1039.         tprintf("Channel - %s\n", hp0->iface->name);
  1040.         tprintf("Rxints  - %8ld  Txints  - %8ld  Exints  - %8ld\n",
  1041.             hp0->rxints, hp0->txints, hp0->exints);
  1042.         tprintf("Enqued  - %8ld  Crcerr  - %8ld  Aborts  - %8ld\n",
  1043.             hp0->enqueued, hp0->crcerr, hp0->aborts);
  1044.         tprintf("RFrames - %8ld  Rxovers - %8ld  TooBig  - %8ld\n",
  1045.             hp0->rxframes, hp0->rovers, hp0->toobig);
  1046.         tprintf("Txdefer - %8ld  Txppers - %8ld  Nomem   - %8ld\n",
  1047.             hp0->txdefers, hp0->txppersist, hp0->nomem);
  1048.         tprintf("Tx state  %8d  Rx state  %8d\n\n",hp0->tstate,hp0->rstate);
  1049.         tprintf("Channel - %s\n", hp1->iface->name);
  1050.         tprintf("Rxints  - %8ld  Txints  - %8ld  Exints  - %8ld\n",
  1051.             hp1->rxints, hp1->txints, hp1->exints);
  1052.         tprintf("Enqued  - %8ld  Crcerr  - %8ld  Aborts  - %8ld\n",
  1053.             hp1->enqueued, hp1->crcerr, hp1->aborts);
  1054.         tprintf("RFrames - %8ld  Rxovers - %8ld  TooBig  - %8ld\n",
  1055.             hp1->rxframes, hp1->rovers, hp1->toobig);
  1056.         tprintf("Txdefer - %8ld  Txppers - %8ld  Nomem   - %8ld\n",
  1057.             hp1->txdefers, hp1->txppersist, hp1->nomem);
  1058.         tprintf("Tx state  %8d  Rx state  %8d\n",hp1->tstate,hp1->rstate);
  1059.     }
  1060.     return 0;
  1061. }
  1062.  
  1063. /* Subroutine to set kiss params in channel tables */
  1064. static int32
  1065. dr_ctl(iface,cmd,set,val)
  1066. struct iface *iface;
  1067. int cmd;
  1068. int set;
  1069. int32 val;
  1070. {
  1071.     struct drchan *hp;
  1072.     hp = &Drchan[iface->dev];
  1073.  
  1074.     switch(cmd){
  1075.     case PARAM_TXDELAY:
  1076.         if(set)
  1077.             hp->txdelay = val;
  1078.         return hp->txdelay;
  1079.     case PARAM_PERSIST:
  1080.         if(set)
  1081.             hp->persist = val;
  1082.         return hp->persist;
  1083.     case PARAM_SLOTTIME:
  1084.         if(set)
  1085.             hp->slotime = val;
  1086.         return hp->slotime;
  1087.     case PARAM_TXTAIL:
  1088.         if(set)
  1089.             hp->squeldelay = val;
  1090.         return hp->squeldelay;
  1091.     case PARAM_ENDDELAY:
  1092.         if(set)
  1093.             hp->enddelay = val;
  1094.         return hp->enddelay;
  1095.     case PARAM_SPEED:
  1096.         return hp->speed;
  1097.     }
  1098.     return -1;
  1099. }
  1100.