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Text File  |  1988-01-14  |  24KB  |  455 lines
  1. 000
  2. 000             PROSE MESSAGE FILE FOR PROASM AND PROSIM
  3. 000
  4. 101 >>ERROR : Logically there are %I% product terms which could not
  5. 101           fit into this device.
  6. 102 >>ERROR : Logically there are %I% states which could not fit
  7. 102           into this device.
  8. 103 >>ERROR : Logically there are more than %I% conditions which are
  9. 103           impossible to fit into this device.
  10. 104 >>ERROR : Logically there are more than %I% states which are
  11. 104           impossible to fit into this device.
  12. 105 >>ERROR : Only one machine type is allowed in the state section.
  13. 106 >>ERROR : For MOORE machine, there is only one output in each state.
  14. 106           State %S% has more than one output.
  15. 107 >>ERROR : STATE section should follow DECLARATION section.
  16. 110 >>ERROR : Pin number %I% can't be VCC or GND in CHIP section.
  17. 111 >>ERROR : Number of pins in CHIP section does not match number of
  18. 111           pins in actual device.
  19. 112 >>ERROR : Position of pin %S% should be VCC in CHIP section.
  20. 113 >>ERROR : Position of pin %S% should be GND in CHIP section.
  21. 114 >>ERROR : PROASM does not support this device, only PROSE device.
  22. 115 >>ERROR : Illegal state equation for state POWER_UP.
  23. 116 >>ERROR : POWER_UP.OUTF specified as combinatorial (=), MUST be REGISTERED (:=).
  24. 117 >>ERROR : %S%.OUTF specified as combinatorial (=), MUST be REGISTERED (:=).
  25. 118 >>ERROR : Unrecognizable next state in state equation %S%.
  26. 119 >>WARNING : POWER_UP.OUTF is not defined in this MEALY machine.
  27. 119             Output pattern is %S% when you clock this device
  28. 119             after power up or reset.
  29. 120 >>ERROR : Unrecognizable output in state output equation %S%.
  30. 121 >>ERROR : Unrecognizable condition in state equation %S%.
  31. 122 >>ERROR : Only output pin is allowed in DEFAULT_OUTPUT statement.
  32. 122           Pin %S% is not.
  33. 123 >>ERROR : Only output pin is allowed in OUTPUT_HOLD statement.
  34. 123           Pin %S% is not.
  35. 124 >>ERROR : Only HOLD_STATE, or NEXT_STATE, or a specific state name
  36. 124           is allowed after DEFAULT_BRANCH statement.
  37. 125 >>ERROR : No .CLKF/.RSTF/.SETF/.TRST are allowed for state %S%.
  38. 126 >>ERROR : Illegal output equation for state %S%. 
  39. 127 >>ERROR : More than 1 local default next state in state %S%.
  40. 128 >>ERROR : No default next state in state equation %S%.
  41. 130 >>ERROR : Illegal state equation for state %S%.
  42. 131 >>ERROR : State %S% has more than 4 next states.
  43. 132 >>ERROR : No .CLKF/.RSTF/.SETF/.TRST/.OUTF are allowed after
  44. 132           POWER_UP state, no '/' is allowed before it either.
  45. 133 >>ERROR : Illegal state name usage, /%S% is not allowed.
  46. 134 >>ERROR : State %S% has more than 4 conditions.
  47. 135 >>ERROR : Unmatched condition in state %S%'s output and
  48. 135           transition equations.
  49. 136 >>ERROR : State %S% output has more than 4 conditions.
  50. 137 >>ERROR : Only Output pin is allowed in the right hand of state.outf
  51. 137           equation. Pin %S% is not a output pin.
  52. 138 >>ERROR : Conflict output specified for pin %S% in state.outf
  53. 138           equation.
  54. 139 >>ERROR : More than one POWER_UP specified in STATE section.
  55. 140 >>ERROR : POWER_UP state equation is not specified.
  56. 141 >>ERROR : Only sum of products is allowed in the right hand side of
  57. 141           condition equation %S%.
  58. 142 >>ERROR : PROASM does not support DeMorganizing condition. So
  59. 142           /%S% is not allowed.
  60. 143 >>ERROR : No .CLKF/.RSTF/.SETF/.TRST/.OUTF are allowed for
  61. 143           condition %S%.
  62. 144 >>ERROR : Only combinatorial condition is allowed, ':=' is not
  63. 144           allowed in condition %S%.
  64. 145 >>ERROR : Only input pin is allowed in the right hand of condition
  65. 145           equation. Pin %S% is not a input pin.
  66. 146 >>ERROR : Not enough products available in processing condition %S%.
  67. 151 DEVICE INFO : Current device has total of %I% product terms.
  68. 152 DEVICE INFO : Current device has %I% PROM locations.
  69. 153 DEVICE INFO : Current device has maximum of %I% product terms 
  70. 153               for each condition.
  71. 161 >>ERROR : Current device doesn't have enough PAL product terms for
  72. 161           this design.
  73. 162 >>ERROR : Current device doesn't have enough PROM locations for
  74. 162           this design.
  75. 171 >>WARNING : Overlapping decision in state %S%.
  76. 172             Condition %S% overlaps with its following condition(s).
  77. 173 >>ERROR : Fatal overlapping decision in state %S%.
  78. 174           Same condition %S% causes branching  to 2 different states.
  79. 181 >>ERROR : There is error in accessing the PALASM2.TRE file.
  80. 182 >>ERROR : End of section is encountered unexpectedly.
  81. 183 >>ERROR : No more memory left to read in the PALASM2.TRE file.
  82. 184 >>ERROR : A previous PALASM2.TRE file has been opened and has not
  83. 184           been closed.
  84. 185 >>ERROR : PALASM2.TRE file has never been successfully opened.
  85. 191 >>ERROR : Prose Definition File open/close error.
  86. 192 >>ERROR : Data accessing error in Prose Definition File.
  87. 196 >>ERROR : Xplot/Jedec output file open/close error.
  88. 197 >>ERROR : Xplot/jedec write error.
  89. 198 >>ERROR : Xplot/jedec output file name length is more than %I%.
  90. 201 %G% BUILDING DATABASE
  91. 202 %G% CHECKING BRANCHING CONDITIONS
  92. 203 %G% ASSIGNING STATES & ALLOCATING PRODUCTS
  93. 204 %G% ENABLING PRODUCTS
  94. 205 %G% ???... Retry :
  95. 207 %G% %S% has been successfully processed.
  96. 208
  97. 208 %G% Warnings : %I%
  98. 209            Errors   : %I%
  99. 210 %G% failed in processing %S%
  100. 211
  101. 211 %G% JEDEC output is in file %S%.
  102. 212 %G% XPLOT output is in file %S%.
  103. 213
  104. 213 %G% Number of PROM locations used    : %I%
  105. 214 %G% Number of PAL product terms used : %I%
  106. 510         Title    :
  107. 511         Author   :
  108. 512         Pattern  :
  109. 513         Company  :
  110. 514         Revision :
  111. 515         Date     :
  112. 516         Chip     :
  113. 517         Name     :
  114. 520 PAL PLOT
  115. 520
  116. 525 PAL FUSES BLOWN: %I%
  117. 526  out of total %I%
  118. 530 PROM PLOT
  119. 530
  120. 530         ADDRESS        NEXT STATE  OUTPUT        FEEDBACK    POL
  121. 530         HEX BIN        HEX BIN     HEX BIN       HEX BIN     HEX BIN
  122. 530
  123. 535 PROM FUSES BLOWN: %I%
  124. 540 INIT/OE
  125. 540                 %S%
  126. 550 TOTAL PROSE FUSES BLOWN: %I%
  127. 561 *******************************************************
  128. 561 *    S T A T E   A S S I G N M E N T   I N F O        *
  129. 561 *******************************************************
  130. 561
  131. 562 <index> <current state> <fb XOR> <fb PROM> <fb PAL> (<Moore Output>)
  132. 562         <condition> -> <index> <next state>         (<Mealy Output>)
  133. 562        (<condition> -> ......              )        (<Mealy Output>)
  134. 562         enable PAL : <enable which PAL product terms>
  135. 562
  136. 562 index   state name       POL  fb PROM   fb PAL   output
  137. 562 -----   --------------   ---  -------   ------   ------
  138. 563
  139. 563              Number of unconditional branches :
  140. 564              Number of 2 way branches         :
  141. 565              Number of 3 way branches         :
  142. 566              Number of 4 way branches         :
  143. 567              Number of total branches         :
  144. 600   >>ERROR : Simulator message not implemented yet.
  145. 605   >>ERROR : Error while initializing the error program.
  146. 606   >>ERROR : Transition from POWER_UP state must be specified for Prose devices.
  147. 610   >>ERROR : Simulator encountered a system allocation error while
  148. 610             attempting to create a dynamic data structure.
  149. 615 >>ERROR : There is error in accessing the PALASM2.TRE file.
  150. 616   >>ERROR : An error occurred reading from intermediate design file
  151. 616             within the state section.
  152. 617   >>ERROR : An error occurred reading from intermediate design file
  153. 617             within the equation section.
  154. 618   >>ERROR : An error occurred reading from intermediate design file
  155. 618             within the simulation section.
  156. 620   >>ERROR : An error occurred within the text handler.
  157. 621   >>ERROR : Text message file index not found.  Probable cause is
  158. 621             incorrect message file for this version of the simulator.
  159. 625   >>ERROR : Simulator could not locate PDF file for device
  160. 626   >>ERROR : Simulator detected an error while reading from PDF file.
  161. 626   >>ERROR : Simulator detected an unknown error when reading from PDF
  162. 626             file.
  163. 630   >>ERROR : Internal error detected within history/trace program.
  164. 630             Partial History Output.
  165. 631   >>ERROR : Internal error detected within history/trace program. Cannot
  166. 631             Re-Initialize History.
  167. 632   >>ERROR : Internal error detected within history/trace program.
  168. 632             Partial Trace Output.
  169. 633   >>ERROR : Internal error detected within history/trace program.
  170. 633             History Names Not Terminated.
  171. 634   >>ERROR : Internal error detected within history/trace program. Trace
  172. 634             Names Not Terminated.
  173. 635   >>ERROR : Internal error detected within history/trace program. More
  174. 635             values written to output than there are names.
  175. 636   >>ERROR : Internal error detected within history/trace program. Less
  176. 636             values written to output than there are names.
  177. 637   >>ERROR : Simulator could not open history file.
  178. 638   >>ERROR : Simulator could not open trace file.
  179. 640             intermediate file token: %S%
  180. 641             unknown intermediate file token: %I%
  181. 642             internal token: %S%
  182. 643             unknown internal token: %I%
  183. 644             signal indicated: %S%
  184. 645             expected item: %S%
  185. 646             Error occurred while creating history file name.
  186. 647             Error occurred while creating trace file name.
  187. 648             Error occurred while creating jedec input file name.
  188. 649             Error occurred while creating jedec output file name.
  189. 650   >>ERROR : Simulator cannot construct file name; name is too long.
  190. 651   >>ERROR : Simulator encountered an unknown device type for the PROSE
  191. 651             device.
  192. 652   >>ERROR : More than one clock is defined in the PROSE PDF file. Extra
  193. 652             clockpins will be ignored.
  194. 653   >>ERROR : More than one initialize/output enable pin is defined in
  195. 653             the PROSE PDF file.  Extra pins will be ignored.
  196. 654   >>ERROR : Value of condition %S% in state equation is not boolean value.
  197. 654             Condition will be ignored.
  198. 655   >>ERROR : Three-State control does not evaluate to a boolean value.
  199. 655             Control will be ignored.
  200. 656   >>ERROR : Condition in WHILE/IF construction does not evaluate to a
  201. 656             boolean value.  Construction will be ignored.
  202. 657   >>ERROR : Trace Qualifier does not evaluate to a boolean value.
  203. 657             Trace will be displayed.
  204. 658   >>ERROR : Register asynchronous load does not evaluate to a boolean
  205. 658             value. Load will be ignored.
  206. 659   >>ERROR : Register asynchronous reset does not evaluate to a boolean
  207. 659             value. Reset will be ignored.
  208. 660   >>ERROR : Register asynchronous set does not evaluate to a boolean
  209. 660             value. Set will be ignored.
  210. 661   >>ERROR : Register clock does not evaluate to a boolean value.
  211. 661             Register will be clocked with a new value.
  212. 662   >>ERROR : Unexpected token found when evaluating internal PROSIM
  213. 662             equation. This error may indicate internal PROSIM failure
  214. 662             and should be reported to the factory.
  215. 663   >>ERROR : Simulation cycle prematurely terminated.  Circuit did not
  216. 663             settle before simulation cycle limit exceeded.
  217. 664 >>WARNING : Signal value does not compare with internal simulation
  218. 664             value.
  219. 665 >>WARNING : Trace output is already on.  The TRACE_OFF command will be
  220. 665             assumed immediately before this TRACE_ON command.
  221. 666 >>WARNING : Unexpected TRACE_OFF.  Trace output was not active.
  222. 667 >>WARNING : Simulator can not SETF a state register. You should use
  223. 667             PRLDF to set state value.
  224. 668 >>WARNING : Signal can not be set through the SETF command.
  225. 669 >>WARNING : Signal not found or is not a boolean signal in SETF
  226. 669             command.
  227. 670 >>WARNING : There is not a state register in the simulator to preload.
  228. 671 >>WARNING : Signal can not be set through the PRLDF command.
  229. 672 >>WARNING : Signal not found or is not a boolean signal in PRLDF
  230. 672             command.
  231. 673 >>WARNING : There is not a state register in the simulator to check
  232. 673             state value against.
  233. 674 >>WARNING : Signal not found or is not a boolean signal in CHECKF
  234. 674             command.
  235. 675 >>WARNING : There is not a state register in the simulator to qualify
  236. 675             state name against.
  237. 676 >>WARNING : Signal not found or cannot be traced in a TRACE_ON command.
  238. 677 >>WARNING : The TRACE_OFF command does not allow arguments.
  239. 678   >>ERROR : Unexpected intermediate file data structure encountered
  240. 678             during the FOR command.
  241. 679   >>ERROR : Unexpected intermediate token encountered in FOR command.
  242. 680   >>ERROR : Unexpected intermediate file data structure encountered
  243. 680             during construction of boolean/arithmetic expression.
  244. 681   >>ERROR : Unexpected intermediate token encountered while
  245. 681             constructing an arithmetic expression.
  246. 682   >>ERROR : Unexpected intermediate token encountered while
  247. 682             constructing a boolean expression.
  248. 683 >>WARNING : There is no state register defined within the simulator to
  249. 683             test in a boolean equation.
  250. 684   >>ERROR : Simulator detected an error when writing to an history or
  251. 684             trace file.
  252. 685   >>ERROR : Internal error detected within history/trace program.
  253. 685             Unknown Object.
  254. 686   >>ERROR : Unexpected intermediate file data structure encountered
  255. 686             during construction of terminal expression.
  256. 687   >>ERROR : Unexpected intermediate file token encountered while
  257. 687             constructing a terminal expression.
  258. 688   >>ERROR : Multiple prefixes are not allowed for signal or state
  259. 688             names.
  260. 689   >>ERROR : Multiple suffixes are not allowed for signal or state name
  261. 690   >>ERROR : Expected signal usage is not consistant with its earliar
  262. 690             definition
  263. 691   >>ERROR : Simulator encountered integrity check failure while reading
  264. 691             from intermediate page file.
  265. 692   >>ERROR : Simulator does not have enough space for state names.
  266. 693   >>ERROR : State output element either has a suffix or is an
  267. 693             unexpected state value.
  268. 694   >>ERROR : Unexpected intermediate file data structure encountered
  269. 694             during construction of state output element.
  270. 695   >>ERROR : Unexpected intermediate file data structure encountered
  271. 695             during construction of next state equation.
  272. 696   >>ERROR : Unexpected intermediate file token encountered while
  273. 696             constructing next state equation.
  274. 697   >>ERROR : Unexpected intermediate file data structure encountered
  275. 697             during construction of next state or state output
  276. 697             equations.
  277. 698   >>ERROR : Unexpected intermediate file data structure encountered
  278. 698             during construction of left hand side of next state or
  279. 698             state output equations.
  280. 699   >>ERROR : Multiple state suffixes found while constructing state
  281. 699             equation.
  282. 700   >>ERROR : Unexpected intermediate file token encountered while
  283. 700             constructing left hand side of a state equation.
  284. 701   >>ERROR : Unexpected combination of token on left hand side of state
  285. 701             equation. The simulator only accepts:
  286. 701
  287. 701                state := next state equation
  288. 701             or
  289. 701                state.OUTF := state output equation.
  290. 701
  291. 702 >>WARNING : Unexpected internal file token encountered in state
  292. 702             section.
  293. 703   >>ERROR : Multiple models for state equations can not be specified.
  294. 704   >>ERROR : Simulator cannot implement both initialize and enable
  295. 704             models.
  296. 705 >>WARNING : Too many state output default values are specified.  Extra
  297. 705             default will be ignored.
  298. 706 >>WARNING : Moore model only accepts default output states.  Other
  299. 706             specifications will be ignored.
  300. 707 >>WARNING : Too many next state default values are specified.  Extra
  301. 707             default will be ignored.
  302. 708 >>WARNING : Last next state equation must have an explicit default
  303. 708             state specified.  Unknown next state will be assumed.
  304. 709   >>ERROR : Unexpected internal token encountered.
  305. 710   >>ERROR : Unexpected intermediate file data structure encountered
  306. 710             during construction of signal equation.
  307. 711   >>ERROR : Unexpected intermediate file token encountered while
  308. 711             constructing signal equation.
  309. 712   >>ERROR : Simulator does not recognize the signal equation type.  The
  310. 712             simulator currently supports only the following forms:
  311. 712
  312. 712             signal = equation.
  313. 712
  314. 713   >>ERROR : Signal already defined.
  315. 714   >>ERROR : Simulator does not support registered equations.  The
  316. 714             simulator currently supports only the following forms
  317. 714
  318. 714             signal = equation.
  319. 714
  320. 715 >>WARNING : Signal does not have a definition for this signal.  Signal
  321. 715             cannot be set because it is not at the device boundary.
  322. 716 >>WARNING : Buried registers can never be preloaded.
  323. 717   >>ERROR : Unexpected intermediate file token encountered within a
  324. 717             default branch command.
  325. 718 >>WARNING : Simulator does not have a definition for this signal.  It
  326. 718             will use a boolean don't care value in its stead.
  327. 719   >>ERROR : Unexpected intermediate file token encountered while
  328. 719             constructing simulation command.
  329. 720 >>WARNING : Prefixes (/ or %) should not be used on arguments to the
  330. 720             OUTPUT_HOLD command.  The prefixes are being ignored.
  331. 721 >>WARNING : Simulator can not CLOCKF a state register. You should use
  332. 721             PRLDF to set state value.
  333. 722 >>WARNING : Signal can not be set through the CLOCKF command.
  334. 723 >>WARNING : Signal not found or is not a boolean signal in CLOCKF
  335. 723             command.
  336. 724 >>WARNING : CLOCKF command without any arguments.  Command will not
  337. 724             affect simulation since there is not signal specified to
  338. 724             clock.
  339. 725   >>ERROR : Simulation section not found in PROSE device specification.
  340. 726 >>WARNING : Buried state output can never be preloaded.
  341. 727 >>WARNING : TRACE_ON prefix (probably %) not supported by simulator.
  342. 727             Prefix will be ignored.
  343. 728   >>ERROR : Prose part description file (PDS file) and part definition
  344. 728             file (PDF file) pin counts do not agree.
  345. 729   >>ERROR : The Prose definition file (PDF file) defines more than one
  346. 729             serial diagnostic input/output pin, serial diagnostic
  347. 729             clock, serial mode control or device clock pin.  This in
  348. 729             not supported in the present version of the simulator.
  349. 730   >>ERROR : The Prose definition file (PDF file) did not define either
  350. 730             the serial diagnostic input/output pin, serial diagnostic
  351. 730             clock, serial mode control or device clock pin.  This is
  352. 730             not supported in the present version of the simulator.
  353. 731   >>ERROR : The simulator only supports register outputs on output pins
  354. 731             of a Prose device.
  355. 732   >>ERROR : The simulator does not allow signals to be defined to VCC,
  356. 732             GND and NC pins.
  357. 733   >>ERROR : The simulator does not allow definition on either the
  358. 733             serial diagnostic input/output pin, serial diagnostic
  359. 733             clock, or the serial mode control.
  360. 734   >>ERROR : The simulator detected an unknown pin type in the Prose
  361. 734             definition file (PDF file).
  362. 735   >>ERROR : The simulator does not allow a defined signal (an output)
  363. 735             on an input pin.
  364. 736   >>ERROR : The simulator does not allow a undefined signal (an input)
  365. 736             on an output pin.
  366. 737   >>ERROR : The simulator has output more than 512 JEDEC vectors.
  367. 738   >>ERROR : The simulator has detected an error during the device
  368. 738             simulation and is stopping the generation of JEDEC test
  369. 738             vectors.
  370. 739   >>ERROR : The simulator has detected too many state bits for this
  371. 739             version of the simulator.
  372. 740 >>WARNING : The trace output was active and there was not a TRACE_OFF
  373. 740             command at the end of the simulation.  The simulator will
  374. 740             assume a TRACE_OFF.
  375. 741   >>ERROR : Unexpected end of file encountered while reading the JEDEC
  376. 741             input file.
  377. 742   >>ERROR : Too many state value bits were encountered while reading
  378. 742             the JEDEC input file.
  379. 743   >>ERROR : Unexpected delimiter between the state value and the state
  380. 743             name encountered while reading the JEDEC input file.
  381. 744   >>ERROR : The simulator could not locate a state name defined within 
  382. 744             the JEDEC input file with the state names defined within
  383. 744             the Prose device specification.
  384. 745   >>ERROR : An illegal fuse value was encountered while reading the
  385. 745             JEDEC input file.
  386. 746 >>WARNING : The JEDEC input file and the Prose definition file do not
  387. 746             describe the same device.
  388. 747   >>ERROR : The simulator attempted to open the JEDEC input file twice.
  389. 748   >>ERROR : The simulator could not close the JEDEC input file.
  390. 749   >>ERROR : The simulator could not the JEDEC output file.
  391. 750   >>ERROR : The simulator could not close the JEDEC output file.
  392. 751   >>ERROR : The simulator has produced a JEDEC test vector which is too
  393. 751             long.
  394. 752   >>ERROR : An address defined within the JEDEC input file does not
  395. 752             match the calculated internal value of this address.
  396. 753 >>ERROR   : The simulator has encountered an illegal JEDEC file format
  397. 753             when copying the JEDEC input file to the JEDEC output file.
  398. 760
  399. 760 PROSE SIMULATOR, V0.00 A - INITIAL RELEASE VERSION (14-MAR-1986)
  400. 760 (C) - COPYRIGHT MONOLITHIC MEMORIES INC., 1986
  401. 760
  402. 761
  403. 761 %G% %S% has been successfully processed
  404. 761
  405. 762
  406. 762 %G% has failed in processing %S%
  407. 762
  408. 763 %G% Prose Device Specification File:         %S%
  409. 764 %G% Prose Device Specification Title:        %S%
  410. 765 %G% Prose Simulator History Output File:     %S%
  411. 766 %G% Prose Simulator Trace Output File:       %S%
  412. 767
  413. 767 %G% START OF SIMULATION
  414. 767
  415. 768
  416. 768 %G% END OF SIMULATION
  417. 768
  418. 769
  419. 769 %G% READING PROSE DEVICE EQUATIONS
  420. 769
  421. 770
  422. 770 %G% FINISHED READING DEVICE EQUATIONS
  423. 770
  424. 771
  425. 771 JEDEC test vector generation is enabled during this simulation.
  426. 771
  427. 772
  428. 772 Errors encountered while forming PROSE device equations.  JEDEC
  429. 772 test vectors will not be produced.
  430. 772
  431. 773 %G% Number of warnings:  %I%
  432. 774    Number of errors:  %I%
  433. 775 %G% Prose Simulator Jedec Test Vector File:  %S%
  434. 776      Caution: history file may not be correct.
  435. 777      Caution: trace file may not be correct.
  436. 778      Caution: jedec vector file may not be correct.
  437. 780
  438. 780 PROSE SIMULATOR V0.00
  439. 780 (C) - COPYRIGHT MONLITHIC MEMORIES INC., 1986
  440. 780 PROSE HIGH LEVEL SIMULATION %S% LISTING
  441. 780
  442. 781 Title    :
  443. 782 Author   :
  444. 783 Pattern  :
  445. 784 Company  :
  446. 785 Revision :
  447. 786 Date     :
  448. 787
  449. 787 %S%
  450. 788 Page : %I%
  451. 789 %S%
  452. 800
  453. 800      END OF PROSE MESSAGE FILE
  454. 800
  455.