Procesor K7, przygotowywany w g│Ωbokiej tajemnicy przez AMD, nie budzi│ takich emocji i oczekiwa±, jakie zwykle towarzysz▒ oczekiwaniu na nowe konstrukcje Intela. Ale ujawnione w│a╢nie szczeg≤│y konstrukcyjne nowego produktu AMD sprawiaj▒, ┐e mo┐e on staµ siΩ prawdziw▒ rewelacj▒ nadchodz▒cego roku.

Konstrukcja K7 zaskoczy│a wszystkich, zar≤wno wewnΩtrzn▒ architektur▒ procesora, jak i projektem jego zewnΩtrznego ╢rodowiska pracy. K7 wyposa┐ony jest w zewnΩtrzn▒ pamiΩµ cache L2, podobnie jak procesory z rodziny Pentium II. Takie rozwi▒zanie prowadzi w prostej linii do z│▒cza Slot 1 - w przypadku K7 jest to jednak Slot "A", r≤┐ni▒cy siΩ od intelowskiego. Szyna zewnΩtrzna procesora (FSB) nie jest zgodna z intelowskim protoko│em GTL+. Konstruktorzy K7 zastosowali protok≤│ szyny EV6, stosowany w procesorach Alpha. W dodatku szyna ta ma pracowaµ z zegarem 200 MHz!

Wewn▒trz procesora jest jeszcze ciekawiej. Komunikacja z otoczeniem odbywa siΩ za po╢rednictwem pamiΩci cache L1, podzielonej na 64 kB cache danych i 64 kB cache instrukcji. Tak du┐a pojemno╢µ cache L1 nie wystΩpowa│a dot▒d w ┐adnym z procesor≤w rodziny X86. Aby zdaµ sobie sprawΩ z ogromnego potencja│u, tkwi▒cego w tej architekturze, wystarczy przypomieµ, ┐e jednostka "3D-Now!" mo┐e realizowaµ operacje zmiennoprzecinkowe r≤wnolegle na czterech 16-bajtowych argumentach (tryb SIMD). Wynika z tego, ┐e w optymalnym przypadku procesor mo┐e realizowaµ r≤wnolegle 3 operacje arytmetyczno-logiczne oraz dwie zmiennoprzecinkowe na o╢miu warto╢ciach argument≤w! W jednym cyklu pracy procesor jest w stanie przetworzyµ do 24 bajt≤w w kanale arytmetyczno-logicznym i 128 bajt≤w w kanale wektorowym.

Nic dziwnego, ┐e wbudowany w strukturΩ procesora sterownik pamiΩci cache L2 mo┐e obs│ugiwaµ a┐ 8 MB tej pamiΩci - w ekstremalnie eksploatowanych procesorach taka pojemno╢µ pamiΩci podrΩcznej mo┐e okazaµ siΩ niezbΩdna dla zachowania p│ynno╢ci przep│ywu danych. AMD zapowiada wiele wersji K7, z cache L2 od 512 kB do 8 MB. Konstrukcja procesora daje du┐e mo┐liwo╢ci tworzenia wielu wersji, r≤┐ni▒cych siΩ pojemno╢ci▒ pamiΩci cache L2 oraz trybem jej pracy - od 1/3 szybko╢ci zegara do pe│nej jego czΩstotliwo╢ci, z wykorzystaniem zar≤wno klasycznych pamiΩci SRAM, jak i opracowywanych obecnie DDR (Double Data Rate) SRAM, w kt≤rych odczyt b▒d╝ zapis dokonywany jest na obu zboczach sygna│u zegara, podwajaj▒c przep│ywno╢µ pamiΩci.

Tak ogromna ilo╢µ przetwarzanych danych w pe│ni uzasadnia przyjΩt▒ przez konstruktor≤w szybko╢µ szyny FSB 200 MHz. Do w│a╢ciwego wykorzystania dostΩpnej mocy niezbΩdna jest oczywi╢cie r≤wnie┐ nowa architektura pamiΩci RAM, zapewniaj▒ca odpowiednio du┐▒ przep│ywno╢µ danych. Konstruktorzy z AMD postawili na pamiΩci RAMbus, o kt≤rych piszemy osobno. Do 800-megahercowego trybu pracy RAMbus 200-megahercowy zegar szyny FSB pasuje bardzo dobrze, pozwalaj▒c na optymalizacjΩ relacji miΩdzy przep│ywno╢ci▒ a czasem dostΩpu do danych w pamiΩci. Ca│a infrastruktura p│yty g│≤wnej wymaga zatem opracowania od podstaw - nad chipsetami core logic dla K7 pracuje zar≤wno AMD, jak i kilku niezale┐nych producent≤w uk│ad≤w tego rodzaju. Jaki bΩdzie rezultat, przekonamy siΩ prawdopodobnie w II kwartale przysz│ego roku. Chyba warto poczekaµ, tym bardziej ┐e zastosowanie protoko│u szyny wzorowanego na stosowanym w procesorze Alpha daje produktowi AMD jeszcze jedn▒ niebagateln▒ zaletΩ - pozwala na niek│opotliw▒ realizacjΩ system≤w wieloprocesorowych, bez komplikacji takich, jakie obserwujemy w przypadku Pentium II.

A swoj▒ drog▒ - w architekturze K7 wielokrotnie powtarza siΩ liczba trzy, do╢µ rzadko spotykana w opartej na binarnym rozumowaniu technice cyfrowej. Potr≤jny jest dekoder instrukcji i reszta kana│u wykonawczego, r≤wnie┐ potr≤jne s▒ jednostki arytmetyczno-logiczne, a kana│ obs│uguj▒cy instrukcje wektorowe (zmiennoprzecinkowe, MMX i 3DNow!) sk│ada siΩ z dwu jednostek wykonawczych i jednostki przechowuj▒cej - razem te┐ 3. Czy┐by staro┐ytna zasada "Omne trinum perfectum" mia│a siΩ sprawdziµ r≤wnie┐ w nadchodz▒cym tysi▒cleciu?

Ostre zΩby AMD

Procesor AMD K6-2 zdoby│ sobie w ci▒gu kilku miesiΩcy zas│u┐on▒ renomΩ, nie tylko w╢r≤d mi│o╢nik≤w tr≤jwymiarowych gier. W najbli┐szym czasie ma wkroczyµ na rynek jego 400-megahercowa wersja, w tym samym czasie pojawi siΩ na rynku r≤wnie┐ jego nastΩpca, o symbolu K6-3 i kodowej nazwie Sharptooths.

Platforma Socket 7, porzucona przez Intela w ucieczce przed konkurencj▒, sta│a siΩ polem rozgrywki miΩdzy producentami alternatywnych procesor≤w z rodziny x86, a tak┐e "pr≤b▒ wiary" nabywc≤w sprzΩtu komputerowego. Ci ostatni podzielili siΩ na tych, kt≤rzy poszli za Intelem zwabieni oszo│amiaj▒cym sukcesem Celerona "A", tych kt≤rzy uwierzyli w Super 7 oraz tych, kt≤rych nie by│o staµ na zmianΩ procesora i p│yty g│≤wnej r≤wnocze╢nie. Procesor AMD K6-2 wzbudzi│ swoimi osi▒gami, zw│aszcza w modnej ostatnio grafice tr≤jwymiarowej, wiele nadziei, r≤wnocze╢nie jednak polityka intelowska obni┐ania cen oraz standardotw≤rcza pozycja Intela sprawi│y, ┐e przysz│o╢µ platformy Socket 7 zaczΩ│a budziµ w▒tpliwo╢ci.

Ujawnione przez AMD na pa╝dziernikowym Microprocessor Forum szczeg≤│y konstrukcji K6-3 pozwalaj▒ jednak wierzyµ w przysz│o╢µ platformy Super 7, a tym kt≤rzy j▒ porzucili na rzecz Slot 1, kazaµ ┐a│owaµ, ┐e nie mog▒ w swoje p│yty w│o┐yµ K6-3.

Jak bardzo ostre zΩby ma nowe dziecko AMD, wyja╢nia jego architektura. Zasadnicz▒ r≤┐nicΩ pomiΩdzy K6-2 a K6-3 stanowi pamiΩµ cache drugiego poziomu (L2) umieszczona na tym samym chipie, co j▒dro procesora. Takie rozwi▒zanie stanowi│o podstawΩ sukcesu Celerona "A" Mendocino, kt≤ry mia│ pogrzebaµ "zbyt tani▒" dla Intela architekturΩ Socket 7. Sharptooths ma pamiΩµ cache L2 o pojemno╢ci 256 kB, dwukrotnie wiΩksz▒ ni┐ Mendocino, pracuj▒c▒ na niezale┐nej szynie, podobnie jak w intelowskiej architekturze DIB (Dual Independent Bus), stosowanej w rodzinie procesor≤w Pentium II. Ju┐ sama wielko╢µ cache daje nowemu procesorowi znaczn▒ przewagΩ nad konkurencj▒, zw│aszcza w ╢rodowiskach systemowych o wiΩkszych wymaganiach, jak np. Windows NT.

J▒dro nowego procesora nie jest dok│adnym powt≤rzeniem K6-2 - zastosowano w nim wiele rozwi▒za± s│u┐▒cych usprawnieniu pracy z wy┐szymi czΩstotliwo╢ciami zegara. To samo j▒dro zastosowano r≤wnie┐ w K6-2 400 MHz, mo┐na siΩ zatem spodziewaµ, ┐e Sharptooths bΩd▒ w stanie "k▒saµ" z t▒ sam▒ czΩstotliwo╢ci▒. Nie bez znaczenia jest r≤wnie┐ szybko╢µ zewnΩtrznej szyny procesora (FSB), kt≤ra w Super 7 wynosi 100 MHz wobec zaledwie 66 MHz Celerona, a zorientowana na grafikΩ tr≤jwymiarow▒ superskalarna jednostka "3DNow!" z powodzeniem r≤wnowa┐y lepsz▒ wydajno╢µ jednostki zmiennoprzecinkowej Intela.

P│yty g│≤wne Super 7 wyposa┐one s▒ standardowo w pamiΩµ cache L2, o stosunkowo znacznej pojemno╢ci (512-1024 kB). Nowy procesor, wyposa┐ony we w│asn▒ pamiΩµ cache L2, bΩdzie pomimo tego korzysta│ z obecnej na p│ycie pamiΩci, kt≤ra stanie siΩ tym samym pamiΩci▒ cache "Level 3". Bardzo trudno oszacowaµ, jaki wp│yw na og≤ln▒ wydajno╢µ maszyn z nowym procesorem bΩdzie mia│a zewnΩtrzna pamiΩµ cache "dawniej L2", a obecnie L3, na pewno jednak nie pogorszy ona tej wydajno╢ci - na przyk│ad tr≤jpoziomowy system cache stosowany w procesorze Alpha jest jednym ze ╝r≤de│ potΩgi tego procesora.

K6-3 ma zatem wszelkie szanse na uzyskanie pozycji lidera w╢r≤d procesor≤w powszechnego u┐ytku - nie jest to dobra wiadomo╢µ dla tych, kt≤rzy ju┐ zd▒┐yli "przesi▒╢µ siΩ" na Slot 1. Ci, kt≤rzy zaryzykowali zakup Super 7, mog▒ byµ spokojni - maj▒ zagwarantowany na przynajmniej kilkana╢cie miesiΩcy program rozwoju platformy sprzΩtowej. Procesor bΩdzie produkowany w technologii 0,25 mikrometra, z zegarami w zakresie 300-400 MHz, a jego produkcja masowa powinna rozpocz▒µ siΩ z ko±cem bie┐▒cego roku.

PotΩga od ╢rodka

Uproszczony schemat funkcjonalny K7

Superskalarna architektura procesora jest wyj▒tkowo przejrzysta. Potr≤jny dekoder instrukcji przekazuje predekodowane instrukcje do bloku przetwarzania, podzielonego na kana│y arytmetyczno-logiczny i wektorowy. Ka┐dy z kana│≤w zawiera trzy r≤wnoleg│e jednostki wykonawcze. W czΩ╢ci ca│kowitoliczbowej jednostki te s▒ r≤wnowa┐ne, czΩ╢µ wektorowa sk│ada siΩ z trzech jednostek wykonawczych, z kt≤rych dwie realizuj▒ instrukcje MMX, 3D"Now!" i odpowiednio dodawanie i mno┐enie zmiennoprzecinkowe, trzecia za╢ s│u┐y do tymczasowego przechowywania danych.

(c) Copyright LUPUS